WO2024220943 - INTERLEAVED DIGITAL TRIGGER CORRECTION

National phase entry is expected:
Publication Number WO/2024/220943
Publication Date 24.10.2024
International Application No. PCT/US2024/025590
International Filing Date 19.04.2024
Title **
[English] INTERLEAVED DIGITAL TRIGGER CORRECTION
[French] CORRECTION DE DÉCLENCHEUR NUMÉRIQUE ENTRELACÉ
Applicants **
TEKTRONIX, INC. 14150 SW Karl Braun Drive P.O. Box 500, M/S 50-Law Beaverton, OR 97077-0001, US
Inventors
O'BRIEN, Joshua, J. C/o Tektronix, Inc., 14150 SW Karl Braun Drive P.O. Box 500, M/S 50-Law Beaverton, OR 97077-0001, US
Priority Data
63/461,126   21.04.2023   US
63/461,129   21.04.2023   US
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Application details
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Entry into National Phase under
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Quotation for National Phase entry

Country StagesTotal
China Filing1214
EPO Filing, Examination7498
Japan Filing530
South Korea Filing607
USA Filing, Examination2635
MasterCard Visa

Total: 12484

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Abstract[English] A test and measurement instrument includes an array of data pipes, in which each of the array of data pipes further includes an input coupled to an output of an interleaved Analog-to-Digital Converter (ADC), a hysteresis processor coupled to the input to receive a present pipe data value, and coupled to another hysteresis processor in the array of data pipes to receive a previous data value and a previous data direction, the hysteresis processor structured to perform a comparison of the present pipe data value to the previous data value to determine whether a magnitude of a difference between the present pipe data value and the previous data value exceeds a hysteresis value, and a pipeline trigger comparator. Methods are also described.[French] Selon l'invention, un instrument de test et de mesure comprend une matrice de canaux de données, chaque canal de la matrice de canaux de données comprenant en outre une entrée couplée à une sortie d'un convertisseur analogique-numérique (CAN) entrelacé, un processeur d'hystérésis couplé à l'entrée pour recevoir une valeur actuelle de données de canal, et couplé à un autre processeur d'hystérésis dans la matrice de canaux de données pour recevoir une valeur précédente de données et une direction précédente de données, le processeur d'hystérésis étant structuré pour réaliser une comparaison de la valeur actuelle de données de canal avec la valeur précédente de données pour déterminer si une amplitude d'une différence entre la valeur actuelle de données de canal et la valeur précédente de données dépasse ou non une valeur d'hystérésis, et un comparateur de déclencheur de pipeline. L'invention concerne également des procédés.
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