WO2026139940 - METHODOLOGY FOR ACCELERATING SEMICONDUCTOR DESIGN USING SURROGATE RULES AND MANUAL LAYOUT
National phase entry is expected:
Publication Number
WO/2026/139940
Publication Date
02.07.2026
International Application No.
PCT/IB2025/063509
International Filing Date
29.12.2025
Title **
[English]
METHODOLOGY FOR ACCELERATING SEMICONDUCTOR DESIGN USING SURROGATE RULES AND MANUAL LAYOUT
[French]
MÉTHODOLOGIE POUR ACCÉLÉRER LA CONCEPTION DE SEMI-CONDUCTEURS À L'AIDE DE RÈGLES DE SUBSTITUTION ET D'UNE DISPOSITION MANUELLE
Applicants **
SILVERBROOK, Kia
Inventors
SILVERBROOK, Kia
Priority Data
63/739,623
29.12.2024
US
63/739,624
29.12.2024
US
63/739,635
29.12.2024
US
63/739,638
29.12.2024
US
63/739,642
29.12.2024
US
63/739,659
29.12.2024
US
63/739,660
29.12.2024
US
63/756,064
08.02.2025
US
63/784,978
08.04.2025
US
63/852,850
29.07.2025
US
63/863,514
14.08.2025
US
63/867,005
20.08.2025
US
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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| Number of Office Actions | * |
| * | |
International Searching Authority |
IP Australia
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Natural Person
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| * | |
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| * | |
| Entry into National Phase under |
Chapter I
* |
| Patent Delivery |
Send the Letters Patent by Courier
* |
| Translation |
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* The data is based on automatic recognition. Please verify and amend if necessary.
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 4104 | |
| EPO | Filing, Examination, Granting | 13962 | |
| Japan | Filing, Examination, Granting | 2377 | |
| South Korea | Filing, Examination, Granting | 2912 | |
| USA | Filing, Examination, Granting | 8040 |
Total:
31,395
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Abstract[English]
A design methodology known as "SHAPE" (Simple Hybrid Array of Processing Elements) is disclosed for developing Zetta-scale computing engines on early-access semiconductor nodes. The method circumvents the latency of standard PDK development by utilizing "Surrogate Design Rules" - simplified, conservative geometric constraints derived from lithography limits - and manual, transistor-level layout of repeating processing elements. By avoiding standard cell libraries and automated P&R tools, the methodology achieves higher density and enables tape- out months before the official process release. Complexity and the availability of standard cell libraries and semiconductor IP is managed by vertically stacking the advanced node logic die (via hybrid bonding) atop a robust, mature-node interface die that handles critical I/O and power functions, allowing for the rapid deployment of "bleeding-edge" silicon in a functioning system.[French]
Est divulguée une méthodologie de conception connue sous le nom de "SHAPE" ("Simple Hybrid Array of Processing Elements" - [simple réseau hybride d'éléments de traitement]) pour développer des moteurs de calcul à l'échelle Zetta sur des nœuds de semi-conducteurs à accès précoce. Le procédé contoune la latence du développement de PDK standard en utilisant des "règles de conception de substitution" simplifiées, des contraintes géométriques conservatrices dérivées de limites de lithographie - et une disposition manuelle au niveau transistor d'éléments de traitement répétés. En évitant des bibliothèques de cellules standard et des outils P&R automatisés, la méthodologie permet d'obtenir une densité plus élevée et permet la fin des opérations de conception des mois avant la publication de processus officielle. La complexité et la disponibilité de bibliothèques de cellules standard et d'IP de semi-conducteur sont gérées par empilement vertical de la puce logique de nœud avancé (par l'intermédiaire d'une liaison hybride) au-dessus d'une puce d'interface de nœud mature robuste qui gère des fonctions d'E/S et de puissance critiques, permettant le déploiement rapide de silicium "de pointe" dans un système de fonctionnement.