WO2026139935 - ULTRA-HIGH-FREQUENCY MIXED-PRECISION PROCESSING ELEMENTS FOR ZETTA-SCALE ALL-SILICON COMPUTING
National phase entry is expected:
Publication Number
WO/2026/139935
Publication Date
02.07.2026
International Application No.
PCT/IB2025/063504
International Filing Date
29.12.2025
Title **
[English]
ULTRA-HIGH-FREQUENCY MIXED-PRECISION PROCESSING ELEMENTS FOR ZETTA-SCALE ALL-SILICON COMPUTING
[French]
ÉLÉMENTS DE TRAITEMENT DE PRÉCISION MIXTE À ULTRA-HAUTE FRÉQUENCE POUR INFORMATIQUE TOUT-SILICIUM À ÉCHELLE ZETTA
Applicants **
SILVERBROOK, Kia
Inventors
SILVERBROOK, Kia
Priority Data
63/739,623
29.12.2024
US
63/739,624
29.12.2024
US
63/739,635
29.12.2024
US
63/739,638
29.12.2024
US
63/739,642
29.12.2024
US
63/739,659
29.12.2024
US
63/739,660
29.12.2024
US
63/756,064
08.02.2025
US
63/784,978
08.04.2025
US
63/852,850
29.07.2025
US
63/863,514
14.08.2025
US
63/867,005
20.08.2025
US
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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| Number of Office Actions | * |
| * | |
International Searching Authority |
IP Australia
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Natural Person
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| Translation |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 4096 | |
| EPO | Filing, Examination, Granting | 13962 | |
| Japan | Filing, Examination, Granting | 2377 | |
| South Korea | Filing, Examination, Granting | 2912 | |
| USA | Filing, Examination, Granting | 6240 |
Total:
29,587
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Abstract[English]
A Zetta-scale computing architecture is disclosed, comprising a massive array of ultra-high- frequency, mixed-precision processing elements integrated within a continuous All-Silicon Domain. To achieve ZettaFLOPS performance in a single rack, the processing elements are radically simplified and pipelined to operate at frequencies exceeding 10 GHz (e.g., 15 GHz). The architecture utilizes a mixed-precision W4A8 dataflow, where 4-bit weights are stored locally and 8-bit activations are broadcast through the all-silicon fabric. By eliminating the bandwidth bottlenecks and power penalties of conventional packaging, and by maximizing the transistor utility for arithmetic rather than control, the system enables an unprecedented density of billions of processing elements, offering a 1,000x improvement in performance and efficiency over state-of-the-art packaged GPU clusters.[French]
L'invention concerne une architecture informatique à échelle Zetta, comprenant un réseau massif d'éléments de traitement de précision mixte à ultra-haute fréquence intégrés au sein d'un domaine tout-silicium continu. Pour obtenir des performances ZettaFLOPS dans une seule baie, les éléments de traitement sont simplifiés par voie radicalaire et mis en pipeline pour fonctionner à des fréquences supérieures à 10 GHz (par exemple, 15 GHz). L'architecture utilise un flux de données W4A8 de précision mixte, des poids de 4 bits étant stockés localement et des activations de 8 bits étant diffusées à travers le tissu tout-silicium. L'élimination des goulots d'étranglement de largeur de bande et de pénalités de puissance d'un empaquetage classique et la maximisation de l'utilité du transistor pour une arithmétique plutôt qu'une commande permet au système de permettre une densité sans précédent de milliards d'éléments de traitement, offrant une amélioration de x 1000 en termes de performances et d'efficacité sur des groupes de GPU empaquetés de pointe.