WO2024171049 - DISCRETE RELAY DRIVER CIRCUIT FOR PEAK AND HOLD OPERATION
National phase entry is expected:
Publication Number
WO/2024/171049
Publication Date
22.08.2024
International Application No.
PCT/IB2024/051325
International Filing Date
13.02.2024
Title **
[English]
DISCRETE RELAY DRIVER CIRCUIT FOR PEAK AND HOLD OPERATION
[French]
CIRCUIT D'ATTAQUE DE RELAIS DISCRET POUR FONCTIONNEMENT DE CRÊTE ET DE MAINTIEN
Applicants **
BORGWARNER US TECHNOLOGIES LLC
Inventors
NAIK, Karthik
MING, Wong Chuan
AMMANAMANCHI, Venkata Jaya Sai Praneeth
JOSEPH, Engel
Priority Data
18/109,402
14.02.2023
US
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
| * | |
| Number of Office Actions | * |
| * | |
International Searching Authority |
USPTO
* |
| * | |
| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
* |
| Applicant's Legal Status |
Legal Entity
* |
| * | |
| * | |
| * | |
| * | |
| * | |
| Entry into National Phase under |
Chapter I
* |
| Patent Delivery |
Send the Letters Patent by Courier
* |
| Translation |
|
* The data is based on automatic recognition. Please verify and amend if necessary.
** IP-Coster compiles data from publicly available sources. If this data includes your personal information, you can contact us to request its removal.
Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2240 | |
| EPO | Filing, Examination, Granting | 14113 | |
| Japan | Filing, Examination, Granting | 2338 | |
| South Korea | Filing, Examination, Granting | 2399 | |
| USA | Filing, Examination, Granting | 4310 |
Total:
25,400
The term for entry into the National Phase has expired. This quotation is for informational purposes only
Contact Us
Abstract[English]
A discrete relay driver circuit that includes a first high side gate drive circuit configured to drive a first high side MOSFET and a second high side gate drive circuit configured to drive a second high side MOSFET. The discrete relay driver circuit also includes a first resistor divider configured to sense voltage from the first high side MOSFET, a second resistor divider configured to sense voltage from the second high side MOSFET, and a first low side gate driver circuit configured to drive a first low side MOSFET. The discrete relay driver circuit also includes a second low side gate driver circuit configured to drive a second low side MOSFET based on a first low side enable signal, and a third low side gate driver circuit configured to drive a third low side MOSFET based on a second low side enable signal.[French]
La présente invention concerne un circuit d'attaque de relais discret qui comprend un premier circuit d'attaque de grille côté haut conçu pour attaquer un premier MOSFET côté haut et un second circuit d'attaque de grille côté haut conçu pour attaquer un second MOSFET côté haut. Le circuit d'attaque de relais discret comprend également un premier diviseur de résistance conçu pour détecter une tension à partir du premier MOSFET côté haut, un deuxième diviseur de résistance conçu pour détecter une tension à partir du deuxième MOSFET côté haut, et un premier circuit d'attaque de grille côté bas conçu pour attaquer un premier MOSFET côté bas. Le circuit d'attaque de relais discret comprend également un deuxième circuit d'attaque de grille côté bas conçu pour attaquer un deuxième MOSFET côté bas sur la base d'un premier signal d'activation côté bas, et un troisième circuit d'attaque de grille côté bas conçu pour attaquer un troisième MOSFET côté bas sur la base d'un deuxième signal d'activation côté bas.