IP-Coster | WO2024184051 | COMPUTERIMPLEMENTIERTES VERFAHREN UND VORRICHTUNG ZUR BEREITSTELLUNG VON BINÄREN INSTRUKTIONEN

Country	Stages	Total
China	Filing	1218
EPO	Filing, Examination	6039
Japan	Filing	535
South Korea	Filing	576
USA	Filing, Examination	3235

Abstract[German] Computerimplementiertes oder in Hardware implementiertes Verfahren und Vorrichtung (100) zur automatisierten divers redundanten Ausführung von binären Instruktionen, wobei die Vorrichtung (100) einen ersten Prozessor (102) mit einer ersten Architektur und einen zweiten Prozessor (104) mit einer zweiten Architektur umfasst, wobei der erste Prozessor (102) ausgebildet ist, binäre Instruktionen eines ersten Formats auszuführen, wobei der zweite Prozessor (104) ausgebildet ist, binäre Instruktionen eines vom ersten Format verschiedenen zweiten Formats auszuführen, wobei die Vorrichtung (100) ausgebildet ist, dem ersten Prozessor (102) wenigstens eine binäre Instruktion (1) im ersten Format bereitzustellen und dem zweiten Prozessor (104) wenigstens eine zur wenigstens einen ersten binären Instruktion (1) redundante binäre Instruktion (2) im zweiten Format bereitzustellen, wobei die Vorrichtung (100) entweder ausgebildet ist, die wenigstens eine binäre Instruktion (1) des ersten Formats zu empfangen und die wenigstens eine binäre Instruktion (2) des zweiten Formats abhängig von der wenigstens einen binären Instruktion (1) des ersten Formats zu bestimmen, oder eine zur wenigstens einen binären Instruktion (1) des ersten Formats und zur wenigstens einen binären Instruktion (2) des zweiten Formats redundante binäre Instruktion in einem vom ersten Format und vom zweiten Format verschiedenen dritten Format für binäre Instruktionen zu empfangen und die wenigstens eine binäre Instruktion (1) des ersten Formats und die wenigstens eine binäre Instruktion (2) des zweiten Formats abhängig von der binären Instruktion des dritten Formats zu bestimmen.[English] The invention relates to a computer-implemented or hardware-implemented method and to a device (100) for automatically carrying out binary instructions in a diversely redundant manner. The device (100) comprises a first processor (102) with a first architecture and a second processor (104) with a second architecture. The first processor (102) is designed to carry out binary instructions of a first format, and the second processor (104) is designed to carry out binary instructions of a second format which differs from the first format. The device (100) is designed to provide the first processor (102) with at least one binary instruction (1) in the first format and the second processor (104) with at least one binary instruction (2), which is redundant to the at least one first binary instruction (1), in the second format. The device (100) is designed to either receive the at least one binary instruction (1) of the first format and determine the at least one binary instruction (2) of the second format on the basis of the at least one binary instruction (1) of the first format or receive a binary instruction, which is redundant to the at least one binary instruction (1) of the first format and to the at least one binary instruction (2) of the second format, in a third format that differs from the first format and from the second format for binary instructions and determine the at least one binary instruction (1) of the first format and the at least one binary instruction (2) of the second format on the basis of the binary instruction of the third format.[French] L'invention concerne un procédé mis en œuvre par ordinateur ou mis en œuvre par matériel et un dispositif (100) pour effectuer automatiquement de manière redondante des instructions binaires. Le dispositif (100) comprend un premier processeur (102) ayant une première architecture et un second processeur (104) ayant une seconde architecture. Le premier processeur (102) est conçu pour exécuter des instructions binaires d'un premier format, et le second processeur (104) est conçu pour exécuter des instructions binaires d'un second format qui est différent du premier format. Le dispositif (100) est conçu pour fournir au premier processeur (102) au moins une instruction binaire (1) dans le premier format et le second processeur (104) avec au moins une instruction binaire (2), qui est redondante à la ou aux premières instructions binaires (1), dans le second format. Le dispositif (100) est conçu pour recevoir la ou les instructions binaires (1) du premier format et déterminer la ou les instructions binaires (2) du second format sur la base de la ou des instructions binaires (1) du premier format ou recevoir une instruction binaire, qui est redondante par rapport à la ou aux instructions binaires (1) du premier format et à la ou aux instructions binaires (2) du second format, dans un troisième format qui est différent du premier format et du second format pour des instructions binaires et déterminer la ou les instructions binaires (1) du premier format et la ou les instructions binaires (2) du second format sur la base de l'instruction binaire du troisième format.

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Micro Entity, USA	*
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Translation

WO2024184051 - COMPUTERIMPLEMENTIERTES VERFAHREN UND VORRICHTUNG ZUR BEREITSTELLUNG VON BINÄREN INSTRUKTIONEN

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