WO2024193771 - ANALOGSCHALTUNG MIT MITTELN ZUR UMKONFIGURATION FÜR EINEN STRESSTEST UND ODER FÜR EINEN IDDQ-TEST UND ZUGEHÖRIGE VERFAHREN
National phase entry:
Publication Number
WO/2024/193771
Publication Date
26.09.2024
International Application No.
PCT/DE2024/100251
International Filing Date
22.03.2024
Title **
[German]
ANALOGSCHALTUNG MIT MITTELN ZUR UMKONFIGURATION FÜR EINEN STRESSTEST UND ODER FÜR EINEN IDDQ-TEST UND ZUGEHÖRIGE VERFAHREN
[English]
ANALOG CIRCUIT HAVING RECONFIGURATION MEANS FOR A STRESS TEST AND/OR FOR AN IDDQ TEST, AND ASSOCIATED METHODS
[French]
CIRCUIT ANALOGIQUE AYANT DES MOYENS DE RECONFIGURATION POUR UN TEST DE CONTRAINTE ET/OU POUR UN TEST IDDQ, ET PROCÉDÉS ASSOCIÉS
Applicants **
ELMOS SEMICONDUCTOR SE
Heinrich-Hertz-Str. 1
44227 Dortmund, DE
Inventors
ARNOLD, Rüdiger
Rykestr. 42 VH2L
10405 Berlin, DE
CWIKLINSKI, Michal
Humboldtallee 7
14612 Falkensee, DE
HAFIANE, Lamine
Schillerhof 8
13405 Berlin, DE
STÖVER, Olaf
c/o Elmos Semiconductor SE
Heinrich-Hertz-Str. 1
44227 Dortmund, DE
LEITNER, Carsten
c/o Elmos Semiconductor SE
Heinrich-Hertz-Str. 1
44227 Dortmun, DE
BARKOW, Vadim
c/o Elmos Semiconductor SE
Heinrich-Hertz-Str. 1
44227 Dortmund, DE
THUM, Christian
c/o Elmos Semiconductor SE
Heinrich-Hertz-Str. 1
44227 Dortmund, DE
Priority Data
102023107250.1
22.03.2023
DE
Application details
| Total Number of Claims/PCT | * |
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| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
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International Searching Authority |
EPO
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Chapter I
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing | 1222 | |
| EPO | Filing, Examination | 5421 | |
| Japan | Filing | 531 | |
| South Korea | Filing | 575 | |
| USA | Filing, Examination | 3835 |
Total: 11584 USD
The term for entry into the National Phase has expired. This quotation is for informational purposes only
Abstract[German]
Die Erfindung betrifft eine Analogschaltung (1) auf MOS-, BCMOS- oder CMOS-Basis. Die Analogschaltung (1) ist dazu eingerichtet, einen vorbestimmten Schaltungszweck in einem Normalzustand der Analogschaltung (1) zu erfüllen. Die Analogschaltung (1) weist ein analoges Eingangs- oder Ausgangssignal oder ein analoges Signal innerhalb der Analogschaltung (1) auf. Die Analogschaltung (1) ist mit einer Testlogik (38) gekoppelt. Die Testlogik (38) ist dazu eingerichtet, die Analogschaltung (1) in den Normalzustand und zumindest einen ersten Testzustand zu versetzen. Die Analogschaltung (1) umfasst erste Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30), die dazu eingerichtet sind, eine Funktion der Analogschaltung (1) entsprechend dem vorbestimmten Schaltungszweck im Normalbetrieb ausführen. Erfindungsgemäß umfasst die Analogschaltung (1) darüber hinaus zweite Bauteile (S1 bis S9; Gl bis G9), die dazu eingerichtet sind, im Falle des mindestens einen, ersten Testzustands der Analogschaltung (1) der Testlogik (38) eine Einstellung von Schaltzuständen der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) zu ermöglichen.[English]
The invention relates to an analog circuit (1) based on MOS, BCMOS or CMOS. The analog circuit (1) is designed to fulfil a predetermined circuit purpose in a normal state of the analog circuit (1). The analog circuit (1) has an analog input or output signal or an analog signal within the analog circuit (1). The analog circuit (1) is coupled to a test logic (38). The test logic (38) is designed to put the analog circuit (1) into the normal state and at least a first test state. The analog circuit (1) comprises first components (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) which are designed to carry out a function of the analog circuit (1) in accordance with the predetermined circuit purpose during normal operation. According to the invention, the analog circuit (1) further comprises second components (S1 to S9; Gl to G9) which are designed to enable the test logic (38) to set switching states of the first components (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) in the case of the at least first test state of the analog circuit (1).[French]
L'invention concerne un circuit analogique (1) à base de MOS, BCMOS ou CMOS. Le circuit analogique (1) est conçu pour atteindre un but de circuit prédéterminé dans un état normal du circuit analogique (1). Le circuit analogique (1) comporte un signal analogique d'entrée ou de sortie ou un signal analogique à l'intérieur du circuit analogique (1). Le circuit analogique (1) est couplé à une logique de test (38). La logique de test (38) est conçue pour mettre le circuit analogique (1) dans l'état normal et au moins un premier état de test. Le circuit analogique (1) comprend des premiers composants (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) qui sont conçus pour exécuter une fonction du circuit analogique (1) conformément au but de circuit prédéterminé pendant un fonctionnement normal. Selon l'invention, le circuit analogique (1) comprend en outre des seconds composants (S1 à S9 ; Gl à G9) qui sont conçus pour permettre à la logique de test (38) d'établir des états de commutation des premiers composants (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) dans le cas du au moins un premier état de test du circuit analogique (1).