IP-Coster | WO2026016923 | COMPUTING-IN-MEMORY CIRCUIT AND CONTROL METHOD THEREFOR, AND CHIP

Country	Stages	Total
China	Filing, Examination, Granting	1810
EPO	Filing, Examination, Granting	12630
Japan	Filing, Examination, Granting	2215
South Korea	Filing, Examination, Granting	2265
USA	Filing, Examination, Granting	4740

Abstract[English] Provided are a computing-in-memory circuit and a control method therefor, and a chip. The computing-in-memory circuit comprises: at least two memory arrays, including a first memory array and a second memory array, wherein for each memory array among the at least two memory arrays, each memory array comprises a plurality of memory cells arranged in a plurality of rows and a plurality of columns, each memory cell comprises a first transistor and a second transistor, and in each memory cell, a gate terminal of the first transistor is connected one of a source terminal and a drain terminal of the second transistor; and at least one converter, wherein each converter is connected to two memory arrays among the at least two memory arrays, the at least one converter includes a first converter, and the first converter is connected to row input-output terminals of the plurality of rows of the first memory array and row input-output terminals of the plurality of rows of the second memory array.[French] L'invention concerne un circuit de calcul en mémoire et son procédé de commande, et une puce. Le circuit de calcul en mémoire comprend : au moins deux matrices de mémoire, comprenant une première matrice de mémoire et une seconde matrice de mémoire, pour chaque matrice de mémoire parmi lesdites au moins deux matrices de mémoire, chaque matrice de mémoire comprenant une pluralité de cellules de mémoire agencées en une pluralité de rangées et une pluralité de colonnes, chaque cellule de mémoire comprenant un premier transistor et un second transistor, et dans chaque cellule de mémoire, une borne de grille du premier transistor étant connectée à l'une d'une borne de source et d'une borne de drain du second transistor ; et au moins un convertisseur, chaque convertisseur étant connecté à deux matrices de mémoire parmi lesdites au moins deux matrices de mémoire, l'au moins un convertisseur comprenant un premier convertisseur, et le premier convertisseur étant connecté à des bornes d'entrée-sortie de rangée de la pluralité de rangées de la première matrice de mémoire et à des bornes d'entrée-sortie de rangée de la pluralité de rangées de seconde matrice de mémoire[Chinese] 提供一种存算电路及其控制方法、以及芯片，其中，存算电路包括：至少两个存储器阵列，包括第一存储器阵列和第二存储器阵列，其中，对于至少两个存储器阵列中的每个存储器阵列，每个存储器阵列包括布置在多个行和多个列中的多个存储器单元，每个存储器单元包括第一晶体管、第二晶体管，在每个存储器单元中，第一晶体管的栅极端子连接到第二晶体管的源极端子和漏极端子中的一个端子；以及至少一个转换器，每个转换器连接到至少两个存储器阵列中的两个存储器阵列，至少一个转换器包括第一转换器，第一转换器连接到第一存储器阵列的多个行的行输入-输出端和第二存储器阵列的多个行的行输入-输出端。

Total Number of Claims/PCT	*
Number of Independent Claims	*
Number of Priorities	*
Number of Multi-Dependent Claims	*
Number of Drawings	*
Pages for Publication	*
Number of Pages with Drawings	*
Pages of Specification	*
Sequence Listing	*
Number of Office Actions	*
International Search Report is established	*
International Searching Authority	CNIPA *
Recordal of a Change of the Applicant's Name/Address	Change of Applicant's Name and Address *
Type of Assignment	The Standard Agent's Assignment *
Applicant's Legal Status	Legal Entity *
Small Entity	*
Non-Commercial Organization	*
Micro Entity	*
Small Entity, USA	*
Micro Entity, USA	*
Entry into National Phase under	Chapter I *
Patent Delivery	Send the Letters Patent by Courier *
Translation

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