WO2025256487 - COMPUTING-IN-MEMORY CIRCUIT AND CONTROL METHOD THEREFOR, AND CHIP
National phase entry is expected:
Publication Number
WO/2025/256487
Publication Date
18.12.2025
International Application No.
PCT/CN2025/099821
International Filing Date
09.06.2025
Title **
[English]
COMPUTING-IN-MEMORY CIRCUIT AND CONTROL METHOD THEREFOR, AND CHIP
[French]
CIRCUIT DE CALCUL EN MÉMOIRE ET SON PROCÉDÉ DE COMMANDE, ET PUCE
[Chinese]
存算电路及其控制方法、以及芯片
Applicants **
HANGZHOU ZHICUN (WITMEM) TECHNOLOGY CO., LTD.
Inventors
WANG, Shaodi
Priority Data
202410775335.4
14.06.2024
CN
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
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International Searching Authority |
CNIPA
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
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| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 1837 | |
| EPO | Filing, Examination, Granting | 13775 | |
| Japan | Filing, Examination, Granting | 2325 | |
| South Korea | Filing, Examination, Granting | 2315 | |
| USA | Filing, Examination, Granting | 4740 |
Total:
24,992
Abstract[English]
Provided are a computing-in-memory circuit and a control method therefor, and a chip. The computing-in-memory circuit comprises: a memory array, which comprises a plurality of memory cells arranged in a plurality of rows and a plurality of columns, wherein each memory cell comprises a first transistor and a second transistor, a gate terminal of the first transistor being connected to a first terminal of the second transistor, and each memory cell is configured to store the weight corresponding to the memory cell, first terminals of the first transistors in the memory cells in the same row being connected to a row output end corresponding to the row, and second terminals of the first transistors in the memory cells in the same column being connected to a column input end corresponding to the column; and a plurality of conversion circuits, which comprise a plurality of input conversion circuits corresponding to the plurality of columns.[French]
L'invention concerne un circuit de calcul en mémoire et son procédé de commande, et une puce. Le circuit de calcul en mémoire comprend : une matrice de mémoire, qui comprend une pluralité de cellules de mémoire agencées en une pluralité de rangées et une pluralité de colonnes, chaque cellule de mémoire comprenant un premier transistor et un second transistor, une borne de grille du premier transistor étant connectée à une première borne du second transistor, et chaque cellule de mémoire étant configurée pour stocker le poids correspondant à la cellule de mémoire, des premières bornes des premiers transistors dans les cellules de mémoire dans la même rangée étant connectées à une extrémité de sortie de rangée correspondant à la rangée, et des secondes bornes des premiers transistors dans les cellules de mémoire dans la même colonne étant connectées à une extrémité d'entrée de colonne correspondant à la colonne; et une pluralité de circuits de conversion, qui comprennent une pluralité de circuits de conversion d'entrée correspondant à la pluralité de colonnes.[Chinese]
提供一种存算电路及其控制方法、以及芯片，其中，存算电路包括：存储器阵列，包括：布置在多个行和多个列中的多个存储器单元，其中，每个存储器单元包括第一晶体管和第二晶体管，第一晶体管的栅极端子连接到第二晶体管的第一端子，并且，每个存储器单元被配置为存储对应于该存储器单元的权重，其中，同一行中的存储器单元中的第一晶体管的第一端子连接到对应于该行的行输出端，并且同一列中的存储器单元中的第一晶体管的第二端子连接到对应于该列的列输入端；以及多个转换电路，包括对应于多个列的多个输入转换电路。