IP-Coster | WO2026056255 | SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREFOR

Country	Stages	Total
China	Filing, Examination, Granting	1778
EPO	Filing, Examination, Granting	12598
Japan	Filing, Examination, Granting	2243
South Korea	Filing, Examination, Granting	2209
USA	Filing, Examination, Granting	4740

Abstract[English] A manufacturing method for a semiconductor structure, and a semiconductor structure. The manufacturing method comprises: providing a substrate; on the substrate, forming a stacked structure composed of a plurality of semiconductor material layers and a plurality of insulating material layers alternately stacked; forming channel region stacks and an initial gate pillar in the stacked structure, the initial gate pillar at least comprising an initial gate conductive layer and an initial gate dielectric layer, and the initial gate pillar having two opposite first sidewalls that are in contact with two adjacent channel region stacks respectively, and a second sidewall not in contact with the channel region stacks; and at least removing the gate dielectric layer and the gate conductive layer that are located on the second sidewall, to form a target gate pillar, the target gate pillar having two opposite third sidewalls that are in contact with two adjacent channel region stacks respectively. A gate conductive layer located on the third sidewalls has a first length and a gate dielectric layer located on the third sidewalls has a second length, the first length being smaller than the second length. A semiconductor structure having improved performance can be obtained by means of the manufacturing method.[French] L'invention concerne un procédé de fabrication pour une structure à semi-conducteurs, et une structure à semi-conducteurs. Le procédé de fabrication consiste à : fournir un substrat ; sur le substrat, former une structure empilée composée d'une pluralité de couches de matériau semi-conducteur et d'une pluralité de couches de matériau isolant empilées en alternance ; former des empilements de régions de canal et un pilier de grille initial dans la structure empilée, le pilier de grille initial comprenant au moins une couche conductrice de grille initiale et une couche diélectrique de grille initiale, et le pilier de grille initial ayant deux premières parois latérales opposées qui sont en contact avec deux empilements de régions de canal adjacents respectivement, et une deuxième paroi latérale qui n'est pas en contact avec les empilements de régions de canal ; et au moins retirer la couche diélectrique de grille et la couche conductrice de grille qui sont situées sur la deuxième paroi latérale, pour former un pilier de grille cible, le pilier de grille cible ayant deux troisièmes parois latérales opposées qui sont en contact avec deux empilements de régions de canal adjacents respectivement. Une couche conductrice de grille située sur les troisièmes parois latérales a une première longueur et une couche diélectrique de grille située sur les troisièmes parois latérales a une seconde longueur, la première longueur étant inférieure à la seconde longueur. Une structure à semi-conducteurs ayant une performance améliorée peut être obtenue au moyen du procédé de fabrication.[Chinese] 一种半导体结构的制作方法以及半导体结构，该制作方法包括：提供衬底；于衬底上形成由多个半导体材料层和多个绝缘材料层交替堆叠的叠层结构；于叠层结构中形成沟道区叠层和初始栅极柱，初始栅极柱至少包括初始栅导电层以及初始栅介质层，初始栅极柱具有两个相对的第一侧壁分别与相邻两个沟道区叠层接触以及第二侧壁不与沟道区叠层接触；至少去除位于第二侧壁上的栅介质层和栅导电层，以形成目标栅极柱，目标栅极柱具有两个相对的第三侧壁分别与相邻两个沟道区叠层接触，位于第三侧壁上的栅导电层具有第一长度以及栅介质层具有第二长度，第一长度小于第二长度，通过该制作方法可以得到的具有较高性能的半导体结构。

Total Number of Claims/PCT	*
Number of Independent Claims	*
Number of Priorities	*
Number of Multi-Dependent Claims	*
Number of Drawings	*
Pages for Publication	*
Number of Pages with Drawings	*
Pages of Specification	*
Sequence Listing	*
Number of Office Actions	*
International Search Report is established	*
International Searching Authority	CNIPA *
Recordal of a Change of the Applicant's Name/Address	Change of Applicant's Name and Address *
Type of Assignment	The Standard Agent's Assignment *
Applicant's Legal Status	Legal Entity *
Small Entity	*
Non-Commercial Organization	*
Micro Entity	*
Small Entity, USA	*
Micro Entity, USA	*
Entry into National Phase under	Chapter I *
Patent Delivery	Send the Letters Patent by Courier *
Translation

WO2026056255 - SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREFOR

Quotation for National Phase entry

Contact Us