WO2026102633 - SCAN CIRCUIT, DISPLAY APPARATUS, AND METHOD OF OPERATING SCAN CIRCUIT
National phase entry is expected:
Publication Number
WO/2026/102633
Publication Date
21.05.2026
International Application No.
PCT/CN2024/131921
International Filing Date
14.11.2024
Title **
[English]
SCAN CIRCUIT, DISPLAY APPARATUS, AND METHOD OF OPERATING SCAN CIRCUIT
[French]
CIRCUIT DE BALAYAGE, APPAREIL D'AFFICHAGE ET PROCÉDÉ DE FONCTIONNEMENT D'UN CIRCUIT DE BALAYAGE
Applicants **
BOE TECHNOLOGY GROUP CO., LTD.
BEIJING BOE TECHNOLOGY DEVELOPMENT CO., LTD.
Inventors
XIAN, Jianbo
HAO, Xueguang
WANG, Jingquan
QIAO, Yong
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
| * | |
| Number of Office Actions | * |
| * | |
International Searching Authority |
CNIPA
* |
| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
* |
| Applicant's Legal Status |
Legal Entity
* |
| * | |
| * | |
| * | |
| * | |
| * | |
| Entry into National Phase under |
Chapter I
* |
| Patent Delivery |
Send the Letters Patent by Courier
* |
| Translation |
|
* The data is based on automatic recognition. Please verify and amend if necessary.
** IP-Coster compiles data from publicly available sources. If this data includes your personal information, you can contact us to request its removal.
Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2256 | |
| EPO | Filing, Examination, Granting | 15929 | |
| Japan | Filing, Examination, Granting | 2309 | |
| South Korea | Filing, Examination, Granting | 2377 | |
| USA | Filing, Examination, Granting | 4740 |
Total:
27,611
Contact Us
Abstract[English]
A scan circuit is provided. The scan circuit includes a plurality of scan units cascaded. A respective scan unit of the plurality of scan units includes a first subcircuit connected to a first node; a second subcircuit connected to the first node and a second node; a third subcircuit connected to the second node and a third node; a fourth subcircuit connected to a fourth node and a sixth node; and a fifth subcircuit configured to output an output signal through an output terminal, and is connected to the fourth node. The first subcircuit includes an input transistor, a thirteenth transistor, and a fourteenth transistor. A gate electrode of the thirteenth transistor is configured to receive a third clock signal from a third clock terminal. A first electrode of the thirteenth transistor is configured to receive an input signal from an input terminal.[French]
L'invention concerne un circuit de balayage. Le circuit de balayage comprend une pluralité d'unités de balayage en cascade. Chaque unité de balayage de la pluralité d'unités de balayage comprend un premier sous-circuit connecté à un premier nœud ; un deuxième sous-circuit connecté au premier nœud et à un deuxième nœud ; un troisième sous-circuit connecté au deuxième nœud et à un troisième nœud ; un quatrième sous-circuit connecté à un quatrième nœud et à un sixième nœud ; et un cinquième sous-circuit conçu pour délivrer un signal de sortie par l'intermédiaire d'une borne de sortie, et qui est connecté au quatrième nœud. Le premier sous-circuit comprend un transistor d'entrée, un treizième transistor et un quatorzième transistor. Une électrode de grille du treizième transistor est conçue pour recevoir un troisième signal d'horloge en provenance d'une troisième borne d'horloge. Une première électrode du treizième transistor est conçue pour recevoir un signal d'entrée en provenance d'une borne d'entrée.