IP-Coster | WO2025208828 | MEMORY AND MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE

Country	Stages	Total
China	Filing, Examination, Granting	1779
EPO	Filing, Examination, Granting	12570
Japan	Filing, Examination, Granting	2215
South Korea	Filing, Examination, Granting	2265
USA	Filing, Examination, Granting	4740

Abstract[English] A memory and a manufacturing method therefor, and an electronic device. The memory comprises a first semiconductor structure and a second semiconductor structure coupled to the first semiconductor structure. The first semiconductor structure comprises a plurality of memory arrays arranged in an array and spaced apart from each other; each memory array comprises a plurality of memory cells arranged in an array; each memory cell comprises a vertical transistor extending in a first direction and a capacitor coupled to the vertical transistor; the capacitor comprises a first electrode and a second electrode opposite to each other; and the first electrode is coupled to the vertical transistor. The second semiconductor structure comprises a peripheral circuit and is arranged on the side of the vertical transistor distant from the capacitor in the first direction. The first semiconductor structure further comprises a common electrode electrically connected to second electrodes of the capacitors in the plurality of memory arrays and a common electrode contact plug arranged on the same side of the common electrode as the vertical transistor in the first direction, and the common electrode is coupled to the peripheral circuit by means of the common electrode contact plug.[French] La présente invention concerne une mémoire et un procédé de fabrication associé, ainsi qu'un dispositif électronique. La mémoire comprend une première structure semi-conductrice et une seconde structure semi-conductrice couplée à la première structure semi-conductrice. La première structure semi-conductrice comprend une pluralité de réseaux de mémoire agencés dans un réseau et espacés les uns des autres ; chaque réseau de mémoire comprend une pluralité de cellules de mémoire agencées dans un réseau ; chaque cellule de mémoire comprend un transistor vertical s'étendant dans une première direction et un condensateur couplé au transistor vertical ; le condensateur comprend une première électrode et une seconde électrode opposées l'une à l'autre ; et la première électrode est couplée au transistor vertical. La seconde structure semi-conductrice comprend un circuit périphérique et est disposée sur le côté du transistor vertical distant du condensateur dans la première direction. La première structure semi-conductrice comprend en outre une électrode commune connectée électriquement à des secondes électrodes des condensateurs dans la pluralité de réseaux de mémoire et une fiche de contact d'électrode commune disposée sur le même côté de l'électrode commune que le transistor vertical dans la première direction, et l'électrode commune est couplée au circuit périphérique au moyen de la fiche de contact d'électrode commune.[Chinese] 一种存储器及其制造方法、电子设备。存储器包括第一半导体结构以及与第一半导体结构耦合的第二半导体结构。第一半导体结构包括阵列排布且彼此间隔的多个存储阵列，每个存储阵列包括阵列排布的多个存储单元，每个存储单元包括沿第一方向延伸的垂直晶体管和耦合至垂直晶体管的电容器，电容器包括彼此相对的第一电极和第二电极，第一电极与垂直晶体管耦合；第二半导体结构包括外围电路且设置于垂直晶体管在第一方向上远离电容器的一侧；第一半导体结构还包括与该多个存储阵列中的电容器的第二电极电连接的公共电极以及与垂直晶体管设置于公共电极在第一方向上的同一侧的公共电极接触插塞，公共电极通过公共电极接触插塞耦合至外围电路。

Total Number of Claims/PCT	*
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Type of Assignment	The Standard Agent's Assignment *
Applicant's Legal Status	Legal Entity *
Small Entity	*
Non-Commercial Organization	*
Micro Entity	*
Small Entity, USA	*
Micro Entity, USA	*
Entry into National Phase under	Chapter I *
Patent Delivery	Send the Letters Patent by Courier *
Translation

WO2025208828 - MEMORY AND MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE

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