WO2026044508 - GALLIUM NITRIDE INTEGRATED DEVICE

National phase entry is expected:
Publication Number WO/2026/044508
Publication Date 05.03.2026
International Application No. PCT/CN2024/114896
International Filing Date 27.08.2024
Title **
[English] GALLIUM NITRIDE INTEGRATED DEVICE
[French] DISPOSITIF INTÉGRÉ AU NITRURE DE GALLIUM
[Chinese] 氮化镓集成器件
Applicants **
HUNAN SAN'AN SEMICONDUCTOR CO., LTD.
Inventors
FANG, Hongliang
XU, Han
YEH, Nientze
LIU, Cheng
FU, Jie
YAN, Danni
BAO, Jingjing
Application details
Total Number of Claims/PCT *
Number of Independent Claims *
Number of Priorities *
Number of Multi-Dependent Claims *
Number of Drawings *
Pages for Publication *
Number of Pages with Drawings *
Pages of Specification *
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Number of Office Actions *
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International Searching Authority
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Type of Assignment
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Applicant's Legal Status
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Entry into National Phase under
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Patent Delivery
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Translation

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Quotation for National Phase entry

Country StagesTotal
China Filing, Examination, Granting1532
EPO Filing, Examination, Granting11576
Japan Filing, Examination, Granting2031
South Korea Filing, Examination, Granting1779
USA Filing, Examination, Granting4740
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Total: 21,658
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Abstract[English] Provided in the present application is a gallium nitride integrated device, comprising a substrate, a semiconductor epitaxial layer, a first source electrode, a first gate electrode, a first drain electrode, and a first cap layer. Specifically, the semiconductor epitaxial layer is disposed on a side of the substrate; the semiconductor epitaxial layer includes an enhancement mode gallium nitride device region and a depletion mode gallium nitride device region; the first source electrode, the first gate electrode, and the first drain electrode are all disposed in the depletion mode gallium nitride device region, and are disposed at intervals on the side of the semiconductor epitaxial layer away from the substrate; the first cap layer is disposed between the first gate electrode and the semiconductor epitaxial layer; and the first cap layer has a hollow portion. Specifically, the first cap layer is disposed between the semiconductor epitaxial layer and the first gate electrode, and the first cap layer has a hollow portion. The design of the first cap layer makes it unnecessary to etch the passivation layer when the first gate electrode is formed in the D-HEMT device region, thereby avoiding damage to the surface of a barrier layer (AlGaN) in the semiconductor epitaxial layer.[French] La présente demande concerne un dispositif intégré au nitrure de gallium, comprenant un substrat, une couche épitaxiale semi-conductrice, une première électrode de source, une première électrode de grille, une première électrode de drain et une première couche de capuchon. Spécifiquement, la couche épitaxiale semi-conductrice est disposée sur un côté du substrat ; la couche épitaxiale semi-conductrice comprend une région de dispositif de nitrure de gallium en mode d'augmentation et une région de dispositif de nitrure de gallium en mode d'appauvrissement ; la première électrode de source, la première électrode de grille et la première électrode de drain sont toutes disposées dans la région de dispositif de nitrure de gallium en mode d'appauvrissement, et sont disposées à des intervalles sur le côté de la couche épitaxiale semi-conductrice à l'opposé du substrat ; la première couche de capuchon est disposée entre la première électrode de grille et la couche épitaxiale semi-conductrice ; et la première couche de capuchon comporte une partie creuse. Spécifiquement, la première couche de capuchon est disposée entre la couche épitaxiale semi-conductrice et la première électrode de grille, et la première couche de capuchon comporte une partie creuse. La conception de la première couche de capuchon rend inutile la gravure de la couche de passivation lorsque la première électrode de grille est formée dans la région de dispositif D-HEMT, ce qui permet d'éviter un endommagement de la surface d'une couche barrière (AlGaN) dans la couche épitaxiale semi-conductrice.[Chinese] 本申请提供一种氮化镓集成器件,包括衬底、半导体外延层、第一源极、第一栅极、第一漏极以及第一盖帽层。具体的,半导体外延层设置于衬底的一侧;半导体外延层包括增强型氮化镓器件区域和耗尽型氮化镓器件区域;第一源极、第一栅极和第一漏极均设置于耗尽型氮化镓器件区域,且间隔设置于半导体外延层背离衬底的一侧;第一盖帽层设置于第一栅极与半导体外延层之间;其中,第一盖帽层具有镂空部。具体的,通过在半导体外延层与第一栅极之间保留第一盖帽层,且第一盖帽层具有镂空部,第一盖帽层的设计,使得D-HEMT器件区域在形成第一栅极时,无须刻蚀钝化层,从而避免造成对半导体外延层中势垒层(AlGaN)表面的损伤。