WO2024243958 - ARRAY SUBSTRATE AND DISPLAY APPARATUS
National phase entry is expected:
Publication Number
WO/2024/243958
Publication Date
05.12.2024
International Application No.
PCT/CN2023/097765
International Filing Date
01.06.2023
Title **
[English]
ARRAY SUBSTRATE AND DISPLAY APPARATUS
[French]
SUBSTRAT MATRICIEL ET APPAREIL D'AFFICHAGE
Applicants **
BOE TECHNOLOGY GROUP CO., LTD.
No. 10 Jiuxianqiao Rd.
Chaoyang District, Beijing 100015, CN
CHENGDU BOE OPTOELECTRONICS TECHNOLOGY CO., LTD.
No. 1188 Hezuo Rd., (West Zone), Hi-Tech Development Zone
Chengdu, Sichuan 611731, CN
Inventors
LIU, Changchang
No. 9 Dize Rd., BDA
Daxing District, Beijing 100176, CN
WU, Yu
No. 9 Dize Rd., BDA
Daxing District, Beijing 100176, CN
CHEN, Yipeng
No. 9 Dize Rd., BDA
Daxing District, Beijing 100176, CN
YAN, Zhenglong
No. 9 Dize Rd., BDA
Daxing District, Beijing 100176, CN
LIU, Lang
No. 9 Dize Rd., BDA
Daxing District, Beijing 100176, CN
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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International Searching Authority |
CNIPA
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Translation |
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Recalculate
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing | 1810 | |
| EPO | Filing, Examination | 9932 | |
| Japan | Filing | 532 | |
| South Korea | Filing | 482 | |
| USA | Filing, Examination | 3085 |
Total: 15841 USD
Abstract[English]
An array substrate includes a plurality of pixel driving circuits and a plurality of third control signal lines. A respective pixel driving circuit includes a data write transistor, a compensating transistor, a third reset transistor, a first capacitor having a first capacitor electrode and a second capacitor electrode, a second capacitor having a third capacitor electrode and a fourth capacitor electrode, and a third node connecting line. A respective third control signal line is configured to provide control signals to a gate electrode of the third reset transistor. The third node connecting line is connected to second electrodes of the compensating transistor and the data write transistor, and to the first capacitor electrode and the fourth capacitor electrode. An orthographic projection of the third node connecting line on a base substrate at least partially overlaps with an orthographic projection of the respective third control signal line on the base substrate.[French]
Substrat matriciel comprenant une pluralité de circuits d'attaque de pixel et une pluralité de troisièmes lignes de signal de commande. Un circuit d'attaque de pixel respectif comprend un transistor d'écriture de données, un transistor de compensation, un troisième transistor de réinitialisation, un premier condensateur comportant une première électrode de condensateur et une deuxième électrode de condensateur, un deuxième condensateur comportant une troisième électrode de condensateur et une quatrième électrode de condensateur, et une troisième ligne de connexion de nœud. Une troisième ligne de signal de commande respective est configurée pour fournir des signaux de commande à une électrode de grille du troisième transistor de réinitialisation. La troisième ligne de connexion de nœud est connectée à des secondes électrodes du transistor de compensation et du transistor d'écriture de données, et à la première électrode de condensateur et à la quatrième électrode de condensateur. Une projection orthographique de la troisième ligne de connexion de nœud sur un substrat de base chevauche au moins partiellement une projection orthographique de la troisième ligne de signal de commande respective sur le substrat de base.