WO2023212863 - A METHOD FOR PRODUCING A FET STRUCTURE
National phase entry:
Publication Number
WO/2023/212863
Publication Date
09.11.2023
International Application No.
PCT/CN2022/090965
International Filing Date
05.05.2022
Title **
[English]
A METHOD FOR PRODUCING A FET STRUCTURE
[French]
PROCÉDÉ DE FABRICATION D'UNE STRUCTURE DE TRANSISTOR À EFFET DE CHAMP
Applicants **
HUAWEI TECHNOLOGIES CO.,LTD.
Huawei Administration Building, Bantian, Longgang District
Shenzhen, Guangdong 518129, CN
Inventors
CHEN, Yijian
Huawei Administration Building, Bantian, Longgang District
Shenzhen, Guangdong 518129, CN
BHUWALKA, Krishna Kumar
Gaston Geenslaan 10
3001 Leuven, BE
Application details
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International Searching Authority |
CNIPA
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Legal Entity
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| Entry into National Phase under |
Chapter I
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| Translation |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing | 1117 | |
| EPO | Filing, Examination | 7303 | |
| Japan | Filing | 588 | |
| South Korea | Filing | 482 | |
| USA | Filing, Examination | 2710 |
Total: 12200 USD
The term for entry into the National Phase has expired. This quotation is for informational purposes only
Abstract[English]
The present disclosure relates to a method for producing a field-effect transistor, FET, structure (10, 10', 10", 10"' ). The method comprises the steps of: a) generating a first structure on a substrate (11), the first structure comprising a first layer stack (12a), a second layer stack (12b), and a wall (15) between the first layer stack (12a) and the second layer stack (12b), wherein the first layer stack (12a) and the second layer stack (12b) each comprise one or more first material layers (13) and two or more second material layers (14) stacked in alternating manner, and wherein the wall (15) is electrically non-conductive; b) removing the one or more first material layers (13) of the first layer stack (12a) to generate one or more cavities in the first layer stack (12a); c) etching into one side of the wall (15) through the one or more cavities in the first layer stack (12a) to recess the side of the wall (15), thereby generating a vertical cavity (19) between the first layer stack (12a) and the recessed side of the wall (15); and d) filling the cavities in the first layer stack (12a) and the vertical cavity (19) with gate dielectric materials and gate metals (17).[French]
La présente invention concerne un procédé de production d'une structure de transistor à effet de champ, FET, (10, 10', 10", 10"'). Le procédé comprend les étapes consistant à : a) générer une première structure sur un substrat (11), la première structure comprenant un premier empilement de couches (12a), un second empilement de couches (12b), et une paroi (15) entre le premier empilement de couches (12a) et le second empilement de couches (12b), le premier empilement de couches (12a) et le second empilement de couches (12b) comprenant chacun une ou plusieurs premières couches de matériau (13) et au moins deux secondes couches de matériau (14) empilées de manière alternée, et la paroi (15) étant électriquement non conductrice ; b) retirer la ou les premières couches de matériau (13) du premier empilement de couches (12a) pour générer une ou plusieurs cavités dans le premier empilement de couches (12a) ; c) graver dans un côté de la paroi (15) à travers la ou les cavités dans le premier empilement de couches (12a) pour évidement du côté de la paroi (15), générant ainsi une cavité verticale (19) entre le premier empilement de couches (12a) et le côté en retrait de la paroi (15) ; et d) remplir les cavités dans le premier empilement de couches (12a) et la cavité verticale (19) avec des matériaux diélectriques de grille et des métaux de grille (17).