WO2023206210 - SCAN CIRCUIT AND DISPLAY APPARATUS
National phase entry:
Publication Number
WO/2023/206210
Publication Date
02.11.2023
International Application No.
PCT/CN2022/089800
International Filing Date
28.04.2022
Title **
[English]
SCAN CIRCUIT AND DISPLAY APPARATUS
[French]
CIRCUIT DE BALAYAGE ET APPAREIL D'AFFICHAGE
Applicants **
BOE TECHNOLOGY GROUP CO., LTD.
No.10 Jiuxianqiao Rd., Chaoyang District
Beijing 100015, CN
CHENGDU BOE OPTOELECTRONICS TECHNOLOGY CO., LTD.
No.1188 Hezuo Rd., (West Zone), Hi-tech Development Zone
Chengdu, Sichuan 611731, CN
Inventors
DONG, Hang
No.9 Dize Rd., BDA
Beijing 100176, CN
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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International Searching Authority |
CNIPA
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Translation |
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Recalculate
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing | 1239 | |
| EPO | Filing, Examination | 8168 | |
| Japan | Filing | 590 | |
| South Korea | Filing | 482 | |
| USA | Filing, Examination | 2710 |
Total: 13189 USD
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Abstract[English]
A scan circuit having a plurality of stages is provided. A respective scan unit of the scan circuit in the respective stage of the plurality of stages includes an input subcircuit (ISC), an output subcircuit (OSC), a first processing subcircuit (PSC1), a second processing subcircuit (PSC2), and a third processing subcircuit (PSC3). The respective scan unit includes a first capacitor (C1) in the second processing subcircuit (PSC2); a third capacitor (C3) in the third processing subcircuit (PSC3); an eighth transistor (T8) in the first processing subcircuit (PSC1); and a ninth transistor (T9) and a tenth transistor (T10) in the output subcircuit (OSC). Along the first direction (DR1), the eighth transistor (T8) is on a side of the ninth transistor (T9) and the tenth transistor (T10) away from the first capacitor (C1), the third capacitor (C3), and other transistors of the respective scan unit.[French]
La présente invention concerne un circuit de balayage pourvu d'une pluralité d'étages. Une unité de balayage respective du circuit de balayage dans l'étage respectif de la pluralité d'étages comprend un sous-circuit d'entrée (ISC), un sous-circuit de sortie (OSC), un premier sous-circuit de traitement (PSC1), un deuxième sous-circuit de traitement (PSC2) et un troisième sous-circuit de traitement (PSC3). L'unité de balayage respective comprend un premier condensateur (C1) dans le deuxième sous-circuit de traitement (PSC2) ; un troisième condensateur (C3) dans le troisième sous-circuit de traitement (PSC3) ; un huitième transistor (T8) dans le premier sous-circuit de traitement (PSC1) ; et un neuvième transistor (T9) ainsi qu'un dixième transistor (T10) dans le sous-circuit de sortie (OSC). Dans la première direction (DR1), le huitième transistor (T8) se trouve sur un côté du neuvième transistor (T9) et du dixième transistor (T10) à l'opposé du premier condensateur (C1), du troisième condensateur (C3) et d'autres transistors de l'unité de balayage respective.