WO2023130202 - ARRAY SUBSTRATE AND DISPLAY APPARATUS
National phase entry:
Publication Number
WO/2023/130202
Publication Date
13.07.2023
International Application No.
PCT/CN2022/070043
International Filing Date
04.01.2022
Title **
[English]
ARRAY SUBSTRATE AND DISPLAY APPARATUS
[French]
SUBSTRAT DE RÉSEAU ET APPAREIL D'AFFICHAGE
Applicants **
BOE TECHNOLOGY GROUP CO., LTD.
No.10 Jiuxianqiao Rd., Chaoyang District
Beijing 100015, CN
CHENGDU BOE OPTOELECTRONICS TECHNOLOGY CO., LTD.
No.1188 Hezuo Rd., (West Zone), Hi-tech Development Zone
Chengdu, Sichuan 611731, CN
Inventors
GU, Quanyong
No.9 Dize Rd., BDA
Beijing 100176, CN
ZHANG, Tiaomei
No.9 Dize Rd., BDA
Beijing 100176, CN
WANG, Mengqi
No.9 Dize Rd., BDA
Beijing 100176, CN
LI, De
No.9 Dize Rd., BDA
Beijing 100176, CN
YI, Hong
No.9 Dize Rd., BDA
Beijing 100176, CN
YANG, Zhongliu
No.9 Dize Rd., BDA
Beijing 100176, CN
LI, Zhengkun
No.9 Dize Rd., BDA
Beijing 100176, CN
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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International Searching Authority |
CNIPA
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Translation |
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Recalculate
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing | 1996 | |
| EPO | Filing, Examination | 11045 | |
| Japan | Filing | 591 | |
| South Korea | Filing | 482 | |
| USA | Filing, Examination | 3160 |
Total: 17274 USD
The term for entry into the National Phase has expired. This quotation is for informational purposes only
Abstract[English]
An array substrate is provided. The array substrate includes a base substrate(BS), and a plurality of pixel driving circuits(PDC) configured to drive light emission in a plurality of subpixels(SP). A respective pixel driving circuit(PDC) includes a driving transistor(TD); a compensation transistor(T3) configured to provide a compensation voltage signal to a gate electrode of the driving transistor(TD); the compensation transistor(T3) including a source electrode, a drain electrode and a gate electrode; a node connecting line(CLN) in a first signal line layer(SL1); a first pad(PAD1) in a second signal line layer(SL2) on a side of the first signal line layer(SL1) away from the base substrate(BS); a voltage line configured to output a constant voltage signal; and a voltage connecting line(VCL) electrically connecting the first pad(PAD1) with the voltage line. The node connecting line(CLN) connects the gate electrode of the driving transistor(TD) and a drain electrode of the compensation transistor(T3).[French]
L'invention concerne un substrat de réseau. Le substrat de réseau comprend un substrat de base (BS) et une pluralité de circuits d'attaque de pixel (PDC) conçus pour commander l'émission de lumière dans une pluralité de sous-pixels (SP). Un circuit d'attaque de pixel (PDC) respectif comprend un transistor d'attaque (TD) ; un transistor de compensation (T3) conçu pour fournir un signal de tension de compensation à une électrode de grille du transistor d'attaque (TD) ; le transistor de compensation (T3) comprenant une électrode de source, une électrode de drain et une électrode de grille ; une ligne de connexion de nœud (CLN) dans une première couche de ligne de signal (SL1) ; un premier plot (PLOT1) dans une seconde couche de ligne de signal (SL2) sur un côté de la première couche de ligne de signal (SL1) qui est opposé au substrat de base (BS) ; une ligne de tension conçue pour émettre un signal de tension constante ; et une ligne de connexion de tension (VCL) qui connecte électriquement le premier plot (PLOT1) à la ligne de tension. La ligne de connexion de nœud (CLN) connecte l'électrode de grille du transistor d'attaque (TD) et une électrode de drain du transistor de compensation (T3).