WO2023130202 - ARRAY SUBSTRATE AND DISPLAY APPARATUS
National phase entry:
Publication Number
WO/2023/130202
Publication Date
13.07.2023
International Application No.
PCT/CN2022/070043
International Filing Date
04.01.2022
Title **
[English]
ARRAY SUBSTRATE AND DISPLAY APPARATUS
[French]
SUBSTRAT DE RÉSEAU ET APPAREIL D'AFFICHAGE
Applicants **
BOE TECHNOLOGY GROUP CO., LTD.
CHENGDU BOE OPTOELECTRONICS TECHNOLOGY CO., LTD.
Inventors
GU, Quanyong
ZHANG, Tiaomei
WANG, Mengqi
LI, De
YI, Hong
YANG, Zhongliu
LI, Zhengkun
Application details
| Total Number of Claims/PCT | * |
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| Number of Drawings | * |
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| Number of Pages with Drawings | * |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2642 | |
| EPO | Filing, Examination, Granting | 16645 | |
| Japan | Filing, Examination, Granting | 2408 | |
| South Korea | Filing, Examination, Granting | 2521 | |
| USA | Filing, Examination, Granting | 5190 |
Total:
29,406
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Abstract[English]
An array substrate is provided. The array substrate includes a base substrate(BS), and a plurality of pixel driving circuits(PDC) configured to drive light emission in a plurality of subpixels(SP). A respective pixel driving circuit(PDC) includes a driving transistor(TD); a compensation transistor(T3) configured to provide a compensation voltage signal to a gate electrode of the driving transistor(TD); the compensation transistor(T3) including a source electrode, a drain electrode and a gate electrode; a node connecting line(CLN) in a first signal line layer(SL1); a first pad(PAD1) in a second signal line layer(SL2) on a side of the first signal line layer(SL1) away from the base substrate(BS); a voltage line configured to output a constant voltage signal; and a voltage connecting line(VCL) electrically connecting the first pad(PAD1) with the voltage line. The node connecting line(CLN) connects the gate electrode of the driving transistor(TD) and a drain electrode of the compensation transistor(T3).[French]
L'invention concerne un substrat de réseau. Le substrat de réseau comprend un substrat de base (BS) et une pluralité de circuits d'attaque de pixel (PDC) conçus pour commander l'émission de lumière dans une pluralité de sous-pixels (SP). Un circuit d'attaque de pixel (PDC) respectif comprend un transistor d'attaque (TD) ; un transistor de compensation (T3) conçu pour fournir un signal de tension de compensation à une électrode de grille du transistor d'attaque (TD) ; le transistor de compensation (T3) comprenant une électrode de source, une électrode de drain et une électrode de grille ; une ligne de connexion de nœud (CLN) dans une première couche de ligne de signal (SL1) ; un premier plot (PLOT1) dans une seconde couche de ligne de signal (SL2) sur un côté de la première couche de ligne de signal (SL1) qui est opposé au substrat de base (BS) ; une ligne de tension conçue pour émettre un signal de tension constante ; et une ligne de connexion de tension (VCL) qui connecte électriquement le premier plot (PLOT1) à la ligne de tension. La ligne de connexion de nœud (CLN) connecte l'électrode de grille du transistor d'attaque (TD) et une électrode de drain du transistor de compensation (T3).