WO2023035129 - FERROELECTRIC MEMORY DEVICE AND METHOD FOR FORMING THE SAME
National phase entry:
Publication Number
WO/2023/035129
Publication Date
16.03.2023
International Application No.
PCT/CN2021/117074
International Filing Date
08.09.2021
Title **
[English]
FERROELECTRIC MEMORY DEVICE AND METHOD FOR FORMING THE SAME
[French]
DISPOSITIF DE MÉMOIRE FERROÉLECTRIQUE ET SON PROCÉDÉ DE FABRICATION
Applicants **
WUXI SMART MEMORIES TECHNOLOGIES CO., LTD.
Room A302-H36, Feiyu Block, Software Park
No. 111-2, Linghu Avenue, Xinwu District
Wuxi, Jiangsu, CN
Inventors
GUO, Meilan
Room 502, Jinbo Block
No. 8 Hongyi Road, Xinwu District
Wuxi
Wuxi, Jiangsu, CN
HU, Yushi
Room 502, Jinbo Block
No. 8 Hongyi Road, Xinwu District
Wuxi
Wuxi, Jiangsu, CN
LU, Zhenyu
Room 502, Jinbo Block
No. 8 Hongyi Road, Xinwu District
Wuxi
Wuxi, Jiangsu, CN
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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International Searching Authority |
CNIPA
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Translation |
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Recalculate
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing | 1256 | |
| EPO | Filing, Examination | 8155 | |
| Japan | Filing | 587 | |
| South Korea | Filing | 482 | |
| USA | Filing, Examination | 2710 |
Total: 13190 USD
The term for entry into the National Phase has expired. This quotation is for informational purposes only
Abstract[English]
Amemory device includesa plurality of memory cells and a routing interconnection structure in electric contact with the memory cells. Each memory cell includes at least one first transistor, a cell interconnection structure formed over the transistor and in electrical contact with the transistor, the cell interconnection structure including a cell plate disposed at a top layer of the cell interconnection structure, and at least one capacitor electrically coupled to the first transistor through the cell interconnection structure. Each capacitor includes a first electrode, a second electrode, and a ferroelectric layer disposed between the first electrode and the second electrode. The routing interconnection structure includes a first conductive layer, and a first via structure disposed on the first conductive layer. The first via structure is in electrical contact with the first electrode through a second conductive layer. The first conductive layer is beneath the second conductive layer.[French]
Un dispositif de mémoire comprend une pluralité de cellules de mémoire et une structure d'interconnexion de routage en contact électrique avec les cellules de mémoire. Chaque cellule de mémoire comprend au moins un premier transistor, une structure d'interconnexion de cellules formée sur le transistor et en contact électrique avec le transistor, la structure d'interconnexion de cellules comprenant une plaque de cellules disposée au niveau d'une couche supérieure de la structure d'interconnexion de cellules, et au moins un condensateur couplé électriquement au premier transistor à travers la structure d'interconnexion de cellules. Chaque condensateur comprend une première électrode, une seconde électrode et une couche ferroélectrique disposée entre la première électrode et la seconde électrode. La structure d'interconnexion de routage comprend une première couche conductrice, et une première structure d'interconnexion disposée sur la première couche conductrice. La première structure d'interconnexion est en contact électrique avec la première électrode par l'intermédiaire d'une seconde couche conductrice. La première couche conductrice se trouve sous la seconde couche conductrice.