WO2026025199 - VERIFICATION METHOD OF AN INTEGRATED CIRCUIT
National phase entry is expected:
Publication Number
WO/2026/025199
Publication Date
05.02.2026
International Application No.
PCT/CH2025/050024
International Filing Date
21.07.2025
Title **
[English]
VERIFICATION METHOD OF AN INTEGRATED CIRCUIT
[French]
PROCÉDÉ DE VÉRIFICATION D'UN CIRCUIT INTÉGRÉ
Applicants **
ROTOS GMBH SWITZERLAND
AUGUSTYNIAK, Ewa
Inventors
AUGUSTYNIAK, Ewa
Priority Data
CH000817/2024
01.08.2024
CH
CH000956/2024
06.09.2024
CH
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
| * | |
| Number of Office Actions | * |
| * | |
International Searching Authority |
EPO
* |
| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
* |
| Applicant's Legal Status |
Legal Entity
* |
| * | |
| * | |
| * | |
| * | |
| * | |
| Entry into National Phase under |
Chapter I
* |
| Patent Delivery |
Send the Letters Patent by Courier
* |
| Translation |
|
* The data is based on automatic recognition. Please verify and amend if necessary.
** IP-Coster compiles data from publicly available sources. If this data includes your personal information, you can contact us to request its removal.
Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2515 | |
| EPO | Filing, Examination, Granting | 15755 | |
| Japan | Filing, Examination, Granting | 2616 | |
| South Korea | Filing, Examination, Granting | 3039 | |
| USA | Filing, Examination, Granting | 10340 |
Total:
34,265
Contact Us
Abstract[English]
A method and apparatus for verification of an integrated circuit are provided. The method comprises obtaining simulation results of a first netlist and a layout-extracted netlist comprising parasitic elements. These elements may include parasitic resistors, capacitors, lateral bipolar transistors, field-effect transistors, substrate or well resistances, thermal models, and mechanical stress distributions. Parasitic elements are selectively included in a second netlist based on estimated electrical disturbances derived from simulation data and on contextual factors such as node impedance, node sensitivity, circuit hierarchy, and mode of operation. The method further includes checking whether parasitic elements exceed maximum electrical ratings and enables selective extraction to reduce simulation complexity. The apparatus comprises systems and executable instructions for implementing the method, including parasitic selection, extraction, and rating verification.[French]
L'invention concerne un procédé et un appareil de vérification d'un circuit intégré. Le procédé consiste à obtenir des résultats de simulation d'une première liste de connexions et d'une liste de connexions extraite du layout contenant des éléments parasites. Ces éléments peuvent comprendre des condensateurs, des transistors bipolaires latéraux, des transistors à effet de champ, des résistances de substrat ou de puits, des modèles thermiques, des distributions de contrainte mécanique et des résistances parasites. Des éléments parasites sont sélectivement intégrés dans une seconde liste de connexions sur la base de perturbations électriques estimées déduites de données de simulation et de facteurs contextuels tels que l'impédance de nœud, la sensibilité de nœud, la hiérarchie de circuits et le mode de fonctionnement. Le procédé consiste en outre à vérifier si des éléments parasites dépassent des évaluations électriques maximales et permet une extraction sélective pour réduire la complexité de simulation. L'appareil comprend des systèmes et des instructions exécutables pour mettre en œuvre le procédé, comprenant une sélection, une extraction et une vérification d'évaluation des parasites.