WO2026139939 - INTEGRATED HIGH-DENSITY POWER DELIVERY AND LIQUID JET IMPINGEMENT COOLING SYSTEM FOR WAFER-SCALE COMPUTING

National phase entry is expected:
Publication Number WO/2026/139939
Publication Date 02.07.2026
International Application No. PCT/IB2025/063508
International Filing Date 29.12.2025
Title **
[English] INTEGRATED HIGH-DENSITY POWER DELIVERY AND LIQUID JET IMPINGEMENT COOLING SYSTEM FOR WAFER-SCALE COMPUTING
[French] SYSTÈME INTÉGRÉ DE DISTRIBUTION D'ÉNERGIE À HAUTE DENSITÉ ET DE REFROIDISSEMENT PAR IMPACT DE JET DE LIQUIDE POUR INFORMATIQUE À L'ÉCHELLE D'UNE TRANCHE
Applicants **
SILVERBROOK, Kia
Inventors
SILVERBROOK, Kia
Priority Data
63/739,623   29.12.2024   US
63/739,624   29.12.2024   US
63/739,635   29.12.2024   US
63/739,638   29.12.2024   US
63/739,642   29.12.2024   US
63/739,659   29.12.2024   US
63/739,660   29.12.2024   US
63/756,064   08.02.2025   US
63/784,978   08.04.2025   US
63/852,850   29.07.2025   US
63/863,514   14.08.2025   US
63/867,005   20.08.2025   US
Application details
Total Number of Claims/PCT *
Number of Independent Claims *
Number of Priorities *
Number of Multi-Dependent Claims *
Number of Drawings *
Pages for Publication *
Number of Pages with Drawings *
Pages of Specification *
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Number of Office Actions *
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International Searching Authority
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Recordal of a Change of the Applicant's Name/Address
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Type of Assignment
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Applicant's Legal Status
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Entry into National Phase under
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Patent Delivery
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译文

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Quotation for National Phase entry

Country StagesTotal
China Filing, Examination, Granting4103
EPO Filing, Examination, Granting13990
Japan Filing, Examination, Granting2374
South Korea Filing, Examination, Granting2918
USA Filing, Examination, Granting5640
MasterCard Visa
Total: 29,025
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Abstract[English] A wafer-scale computing architecture is disclosed that segregates thermal and power management into a "Top-Down / Bottom-Up" topology. The system comprises a passive Wafer- Scale Silicon Circuit Board (WSSCB) populated with micro-bonded logic stacks (e.g., TRIMERA or CPU) and HBM stacks. Cooling is provided by a top-mounted Titanium Manifold featuring an array of nozzle tubes that direct submerged coolant jets onto the finned, exposed backsides of the logic dies. Power is delivered from the bottom via a modular array of Power Supply Unit (PSU) PCBs connected to the WSSCB backside using a high-current Column Grid Array (CGA). This vertical arrangement minimizes current path length and impedance while enabling direct-to-chip jet impingement cooling for 172 or more high-power stacks within a single immersion enclosure.[French] Est divulguée une architecture informatique à l'échelle d'une tranche qui sépare gestion thermique et gestion de puissance en une topologie descendante/ascendante. Le système comprend une carte de circuit imprimé en silicium à l'échelle d'une tranche (WSSCB) passive peuplée de piles logiques micro-liées (par exemple, TRIMERA ou CPU) et de piles HBM. Le refroidissement est assuré par un collecteur en titane monté sur le dessus comprenant un réseau de tubes de buse qui dirigent des jets de liquide de refroidissement immergés sur les côtés arrière exposés à ailettes des puces logiques. La puissance est distribuée à partir du fond par l'intermédiaire d'un réseau modulaire de PCB d'unité d'alimentation électrique (PSU) connectées au côté arrière de WSSCB à l'aide d'un réseau de grille de colonne (CGA) à courant élevé. Cet agencement vertical réduit au minimum la longueur et l'impédance du trajet de courant tout en permettant un refroidissement par impact de jet direct sur puce pour 172 piles haute puissance ou plus à l'intérieur d'une seule enceinte d'immersion.