WO2026139937 - FAULT-TOLERANT ALL-SILICON DOMAIN COMPUTING ARCHITECTURE WITH GRANULAR REDUNDANCY AND CYCLIC REPAIR
National phase entry is expected:
Publication Number
WO/2026/139937
Publication Date
02.07.2026
International Application No.
PCT/IB2025/063506
International Filing Date
29.12.2025
Title **
[English]
FAULT-TOLERANT ALL-SILICON DOMAIN COMPUTING ARCHITECTURE WITH GRANULAR REDUNDANCY AND CYCLIC REPAIR
[French]
ARCHITECTURE INFORMATIQUE DE DOMAINE TOUT-SILICIUM INSENSIBLE AUX DÉFAILLANCES AVEC REDONDANCE GRANULAIRE ET RÉPARATION CYCLIQUE
Applicants **
SILVERBROOK, Kia
Inventors
SILVERBROOK, Kia
Priority Data
63/739,623
29.12.2024
US
63/739,624
29.12.2024
US
63/739,635
29.12.2024
US
63/739,638
29.12.2024
US
63/739,642
29.12.2024
US
63/739,659
29.12.2024
US
63/739,660
29.12.2024
US
63/756,064
08.02.2025
US
63/784,978
08.04.2025
US
63/852,850
29.07.2025
US
63/863,514
14.08.2025
US
63/867,005
20.08.2025
US
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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| Number of Office Actions | * |
| * | |
International Searching Authority |
IP Australia
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Natural Person
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| 译文 |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 4104 | |
| EPO | Filing, Examination, Granting | 13890 | |
| Japan | Filing, Examination, Granting | 2372 | |
| South Korea | Filing, Examination, Granting | 2916 | |
| USA | Filing, Examination, Granting | 5640 |
Total:
28,922
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Abstract[English]
A fault-tolerant architecture for wafer-scale all-silicon computing engines is disclosed, featuring "CREST" (Cyclic Redundant Spare Testing) and dynamic column substitution. The system integrates a massive array of processing elements with granular redundancy, such as spare columns and rows. A network of bypass multiplexers allows logical compute resources to be remapped to physical hardware dynamically. A redundancy controller performs background cyclic testing by pairing active columns with spares and comparing outputs, enabling run-time detection and repair of defects without system downtime. The architecture supports predictive failure analysis, secure configuration updates, and hierarchical fault management across vertically stacked dies and the wafer-scale substrate, ensuring high yield and reliability for zetta- scale inference workloads.[French]
L'invention concerne une architecture insensible aux défaillances pour des moteurs informatiques tout-silicium à l'échelle d'une tranche, comprenant des tests de réserve de redondance cyclique (CREST, de l'anglais Cyclic Redundant Spare Testing) et une substitution de colonne dynamique. Le système intègre un réseau massif d'éléments de traitement à redondance granulaire, tels que des colonnes et des rangées de réserve. Un réseau de multiplexeurs de dérivation permet à des ressources de calcul logiques d'être remappées sur un matériel physique de manière dynamique. Un dispositif de contrôle de redondance effectue des tests cycliques en arrière-plan par appariement de colonnes actives aux colonnes de réserve et comparaison des résultats, permettant la détection et la réparation à l'exécution de défauts sans temps d'arrêt du système. L'architecture prend en charge une analyse prédictive d'échecs, des mises à jour de configuration sécurisées et une gestion hiérarchique des défaillances entre des puces empilées verticalement et le substrat à l'échelle d'une tranche, assurant un rendement et une fiabilité élevés pour des charges de travail d'inférence à l'échelle zetta.