WO2026045424 - CLOCK TRANSMISSION CIRCUIT, PHASE CALIBRATION METHOD, AND MEMORY
National phase entry:
Publication Number
WO/2026/045424
Publication Date
05.03.2026
International Application No.
PCT/CN2025/097304
International Filing Date
27.05.2025
Title **
[English]
CLOCK TRANSMISSION CIRCUIT, PHASE CALIBRATION METHOD, AND MEMORY
[French]
CIRCUIT DE TRANSMISSION D'HORLOGE, PROCÉDÉ D'ÉTALONNAGE DE PHASE, ET MÉMOIRE
[Chinese]
时钟传输电路、相位校准方法及存储器
Applicants **
CXMT CORPORATION
Inventors
LIN, Feng
DING, Lei
SHENG, Jiechao
Priority Data
202411206661.X
29.08.2024
CN
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
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| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
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| Number of Pages with Drawings | * |
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International Searching Authority |
CNIPA
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
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| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| 译文 |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2013 | |
| EPO | Filing, Examination, Granting | 15819 | |
| Japan | Filing, Examination, Granting | 2399 | |
| South Korea | Filing, Examination, Granting | 2668 | |
| USA | Filing, Examination, Granting | 5340 |

Total:
28,239
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Abstract[English]
Provided in the present disclosure are a clock transmission circuit, a phase calibration method, and a memory. The clock transmission circuit comprises: a first clock distribution network and a second clock distribution network, which respectively receive a first input clock signal and a second input clock signal, transmit same to an output port area, and output a first target clock signal and a second target clock signal, wherein in a normal operation mode, the phase difference between the second input clock signal and the first input clock signal is a preset value, and in a calibration mode, the second input clock signal is in phase with the first input clock signal; and a phase calibration module, which receives, in the calibration mode, the first target clock signal and the second target clock signal, and outputs, on the basis of the phase difference between the first target clock signal and the second target clock signal, a first phase calibration code for adjusting the delay of the second clock distribution network, wherein when calibration is completed, the phase difference between the first target clock signal and the second target clock signal is less than a preset threshold value. The present disclosure at least facilitates an improvement in the phase difference between multi-phase clocks, thereby shortening the testing time.[French]
La présente divulgation concerne un circuit de transmission d'horloge, un procédé d'étalonnage de phase, et une mémoire. Le circuit de transmission d'horloge comprend : un premier réseau de distribution d'horloge et un second réseau de distribution d'horloge, qui reçoivent respectivement un premier signal d'horloge d'entrée et un second signal d'horloge d'entrée, les transmettent à une zone de port de sortie, et délivrent en sortie un premier signal d'horloge cible et un second signal d'horloge cible, dans un mode de fonctionnement normal, la différence de phase entre le second signal d'horloge d'entrée et le premier signal d'horloge d'entrée constituant une valeur prédéfinie, et dans un mode d'étalonnage, le second signal d'horloge d'entrée étant en phase avec le premier signal d'horloge d'entrée ; et un module d'étalonnage de phase, qui reçoit, dans le mode d'étalonnage, le premier signal d'horloge cible et le second signal d'horloge cible, et délivre en sortie, sur la base de la différence de phase entre le premier signal d'horloge cible et le second signal d'horloge cible, un premier code d'étalonnage de phase pour ajuster le retard du second réseau de distribution d'horloge, lorsque l'étalonnage est achevé, la différence de phase entre le premier signal d'horloge cible et le second signal d'horloge cible étant inférieure à une valeur seuil prédéfinie. La présente divulgation favorise au moins l'amélioration de la différence de phase entre des horloges multiphases, raccourcissant ainsi le temps de test.[Chinese]
本公开提供一种时钟传输电路、相位校准方法和存储器。时钟传输电路包括:第一时钟分布网络和第二时钟分布网络,分别接收第一输入时钟信号和第二输入时钟信号,传输至输出端口区域,输出第一目标时钟信号和第二目标时钟信号;当正常工作模式下,第二输入时钟信号与第一输入时钟信号的相位差为预设值;当校准模式下,第二输入时钟信号与第一输入时钟信号同相位;相位校准模块,当校准模式下,接收第一目标时钟信号和第二目标时钟信号,根据两者的相位差,输出第一相位校准码,用于调节第二时钟分布网络的延时;当校准完成时,第一目标时钟信号和第二目标时钟信号的相位差小于预设阈值。本公开至少有利于改善多相位时钟之间的相位差,缩短测试时间。