WO2026129114 - ARRAY SUBSTRATE AND DISPLAY APPARATUS
National phase entry is expected:
Publication Number
WO/2026/129114
Publication Date
25.06.2026
International Application No.
PCT/CN2024/139760
International Filing Date
16.12.2024
Title **
[English]
ARRAY SUBSTRATE AND DISPLAY APPARATUS
[French]
SUBSTRAT MATRICIEL ET APPAREIL D'AFFICHAGE
Applicants **
BOE TECHNOLOGY GROUP CO., LTD.
YUNNAN INVENSIGHT OPTOELECTRONICS TECHNOLOGY CO., LTD.
BEIJING BOE TECHNOLOGY DEVELOPMENT CO., LTD.
Inventors
ZHU, Zhijian
HUANG, Yinhu
YANG, Shengji
BAI, Xiao
HE, Yonghong
ZHANG, Dacheng
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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| Number of Office Actions | * |
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International Searching Authority |
CNIPA
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
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| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| 译文 |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2323 | |
| EPO | Filing, Examination, Granting | 16913 | |
| Japan | Filing, Examination, Granting | 2370 | |
| South Korea | Filing, Examination, Granting | 2503 | |
| USA | Filing, Examination, Granting | 5140 |
Total:
29,249
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Abstract[English]
An array substrate includes a plurality of pixel driving circuits. A respective pixel driving circuit includes a driving transistor having a gate electrode connected to a first node, a first electrode configured to receive a first power supply signal, a second electrode connected to a second node; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line, and a second electrode connected to the first node; a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode; a first storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to the first node; a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode.[French]
L'invention concerne un substrat matriciel comprenant une pluralité de circuits d'attaque de pixels. Chaque circuit d'attaque de pixels comporte un transistor d'attaque comprenant une électrode de grille connectée à un premier nœud, une première électrode configurée pour recevoir un premier signal d'alimentation électrique, une seconde électrode connectée à un second nœud ; un deuxième transistor comprenant une électrode de grille connectée à une deuxième ligne de grille, une première électrode connectée à une ligne de données correspondante, et une seconde électrode connectée au premier nœud ; un cinquième transistor comprenant une électrode de grille connectée à une cinquième ligne de grille, une première électrode connectée au second nœud, et une seconde électrode couplée à une anode ; un premier condensateur de stockage comprenant une première électrode de condensateur connectée au second nœud et une seconde électrode de condensateur connectée au premier nœud ; un second condensateur de stockage comprenant une première électrode de condensateur connectée au second nœud et une seconde électrode de condensateur.