WO2026139934 - SCALABLE SYSTOLIC COMPUTING ARCHITECTURE WITH HIERARCHICAL LATCH-TREE BROADCAST AND COLUMNAR ACCUMULATION
National phase entry is expected:
Publication Number
WO/2026/139934
Publication Date
02.07.2026
International Application No.
PCT/IB2025/063502
International Filing Date
28.12.2025
Title **
[English]
SCALABLE SYSTOLIC COMPUTING ARCHITECTURE WITH HIERARCHICAL LATCH-TREE BROADCAST AND COLUMNAR ACCUMULATION
[French]
ARCHITECTURE INFORMATIQUE SYSTOLIQUE ÉVOLUTIVE À DIFFUSION HIÉRARCHIQUE D'ARBRE DE VERROUILLAGE ET ACCUMULATION COLONNAIRE
Applicants **
SILVERBROOK, Kia
Inventors
SILVERBROOK, Kia
Priority Data
63/739,623
29.12.2024
US
63/739,624
29.12.2024
US
63/739,635
29.12.2024
US
63/739,638
29.12.2024
US
63/739,642
29.12.2024
US
63/739,659
29.12.2024
US
63/739,660
29.12.2024
US
63/756,064
08.02.2025
US
63/784,978
08.04.2025
US
63/852,850
29.07.2025
US
63/863,514
14.08.2025
US
63/867,005
20.08.2025
US
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
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| Number of Office Actions | * |
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International Searching Authority |
IP Australia
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Natural Person
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| Translation |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 4098 | |
| EPO | Filing, Examination, Granting | 14084 | |
| Japan | Filing, Examination, Granting | 2368 | |
| South Korea | Filing, Examination, Granting | 2879 | |
| USA | Filing, Examination, Granting | 5640 |
Total:
29,069
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Abstract[English]
A scalable systolic computing architecture is disclosed that implements a massive array for artificial intelligence inference. The apparatus utilizes a unidirectional hierarchical broadcast network, such as an Activation Broadcast Latch Tree (ABLT), to distribute input operands to a grid of processing elements with high bandwidth and deterministic timing. The processing elements are arranged to perform column-array systolic computation where partial sums accumulate vertically within logical columns, avoiding the high power and latency costs of horizontal partial-sum transfer. This architecture supports fault tolerance through the mapping of logical columns to physical resources, enabling the creation of large-scale, defect-resilient computing fabrics.[French]
Est divulguée une architecture informatique systolique évolutive qui met en œuvre un réseau massif pour une inférence d'intelligence artificielle. L'appareil utilise un réseau de diffusion hiérarchique unidirectionnel, tel qu'un arbre de verrouillage de diffusion d'activation (ABLT), pour distribuer des opérandes d'entrée à une grille d'éléments de traitement présentant une largeur de bande élevée et une synchronisation déterministe. Les éléments de traitement sont agencés pour réaliser un calcul systolique de réseau de colonnes dans lequel des sommes partielles s'accumulent verticalement dans des colonnes logiques, ce qui permet d'éviter les coûts de puissance et de latence élevés d'un transfert horizontal de somme partielle. Cette architecture prend en charge une tolérance aux pannes par la mise en correspondance de colonnes logiques avec des ressources physiques, ce qui permet la création de tissus informatiques à grande échelle et résilients aux défauts.