WO2025238418 - MEMORY DEVICES WITH PROCESSING CIRCUITS
National phase entry is expected:
Publication Number
WO/2025/238418
Publication Date
20.11.2025
International Application No.
PCT/IB2025/000218
International Filing Date
17.05.2025
Title **
[English]
MEMORY DEVICES WITH PROCESSING CIRCUITS
[French]
DISPOSITIFS DE MÉMOIRE AVEC CIRCUITS DE TRAITEMENT
Applicants **
SAMSUNG ELECTRONICS CO., LTD.
Inventors
PITCHUMANI, Rekha
JEONG, Hyoun, Kwon
KANG, Yangwook
KI, Yang, Seok
JEONG, Soogil
JUNG, Myung, June
Priority Data
63/649,012
17.05.2024
US
19/211,111
16.05.2025
US
63/766,479
04.03.2025
US
63/666,105
28.06.2024
US
63/766,467
04.03.2025
US
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
| * | |
| Number of Office Actions | * |
| * | |
International Searching Authority |
MOIP
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
* |
| Applicant's Legal Status |
Legal Entity
* |
| * | |
| * | |
| * | |
| * | |
| * | |
| Entry into National Phase under |
Chapter I
* |
| Patent Delivery |
Send the Letters Patent by Courier
* |
| Translation |
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* The data is based on automatic recognition. Please verify and amend if necessary.
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2492 | |
| EPO | Filing, Examination, Granting | 14178 | |
| Japan | Filing, Examination, Granting | 2327 | |
| South Korea | Filing, Examination, Granting | 1991 | |
| USA | Filing, Examination, Granting | 4740 |
Total:
25,728
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Abstract[English]
Memory devices with processing circuits are disclosed. An apparatus may include a first memory device and a second memory device. The first memory device may include a first base die and a first memory die attached to the first base die. The first base die may include a first processing circuit, a second processing circuit, and a first die-to-die interface. The second memory device may include a second base die and a second memory die attached to the second base die. The second base die may include a third processing circuit and a second die-to-die interface. The first memory device may be configured to communicate with the second memory device using the first die-to-die interface and the second die-to-die interface.[French]
Des dispositifs de mémoire avec des circuits de traitement sont divulgués. Un appareil peut comprendre un premier dispositif de mémoire et un deuxième dispositif de mémoire. Le premier dispositif de mémoire peut comprendre une première puce de base et une première puce de mémoire fixée à la première puce de base. La première puce de base peut comprendre un premier circuit de traitement, un deuxième circuit de traitement et une première interface puce à puce. Le deuxième dispositif de mémoire peut comprendre une deuxième puce de base et une deuxième puce de mémoire fixée à la deuxième puce de base. La deuxième puce de base peut comprendre un troisième circuit de traitement et une seconde interface puce à puce. Le premier dispositif de mémoire peut être conçu pour communiquer avec le deuxième dispositif de mémoire à l'aide de la première interface puce à puce et de la deuxième interface puce à puce.