WO2025238417 - PROCESSORS AND MEMORY DEVICES WITH PROCESSING CIRCUITS
National phase entry is expected:
Publication Number
WO/2025/238417
Publication Date
20.11.2025
International Application No.
PCT/IB2025/000217
International Filing Date
17.05.2025
Title **
[English]
PROCESSORS AND MEMORY DEVICES WITH PROCESSING CIRCUITS
[French]
PROCESSEURS ET DISPOSITIFS DE MÉMOIRE AVEC CIRCUITS DE TRAITEMENT
Applicants **
SAMSUNG ELECTRONICS CO., LTD.
Inventors
PITCHUMANI, Rekha
JEONG, Hyoun, Kwon
KANG, Yangwook
KI, Yang, Seok
JEONG, Soogil
JUNG, Myung, June
Priority Data
63/649,012
17.05.2024
US
19/211,106
16.05.2025
US
63/766,479
04.03.2025
US
63/666,105
28.06.2024
US
63/766,467
04.03.2025
US
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
| * | |
| Number of Office Actions | * |
| * | |
International Searching Authority |
MOIP
* |
| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
* |
| Applicant's Legal Status |
Legal Entity
* |
| * | |
| * | |
| * | |
| * | |
| * | |
| Entry into National Phase under |
Chapter I
* |
| Patent Delivery |
Send the Letters Patent by Courier
* |
| Translation |
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* The data is based on automatic recognition. Please verify and amend if necessary.
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2487 | |
| EPO | Filing, Examination, Granting | 14197 | |
| Japan | Filing, Examination, Granting | 2329 | |
| South Korea | Filing, Examination, Granting | 1996 | |
| USA | Filing, Examination, Granting | 5340 |
Total:
26,349
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Abstract[English]
Processors and memory devices with processing circuits are disclosed. An apparatus may include a first memory device, a second memory device, and a compute device. The first memory device may include a first base die and a first memory die attached to the first base die. The first base die may include a first die-to-die interface, a second die-to-die interface, and a first processing circuit. The second memory device may include a second base die and a second memory die attached to the second base die. The second base die may include a third die-to-die interface, a fourth die-to-die interface, and a second processing circuit. The compute device may be connected to the first die-to-die interface and the third die-to-die interface.[French]
Des processeurs et des dispositifs de mémoire avec des circuits de traitement sont divulgués. Un appareil peut comprendre un premier dispositif de mémoire, un deuxième dispositif de mémoire et un dispositif de calcul. Le premier dispositif de mémoire peut comprendre une première puce de base et une première puce de mémoire fixée à la première puce de base. La première puce de base peut comprendre une première interface puce à puce, une deuxième interface puce à puce et un premier circuit de traitement. Le deuxième dispositif de mémoire peut comprendre une deuxième puce de base et une deuxième puce de mémoire fixée à la seconde puce de base. La deuxième puce de base peut comprendre une troisième interface puce à puce, une quatrième interface puce à puce et un deuxième circuit de traitement. Le dispositif de calcul peut être connecté à la première interface puce à puce et à la troisième interface puce à puce.