WO2023073649 - TECHNIQUES FOR OPTIMIZING NEURAL NETWORKS FOR MEMOIZATION USING SHIFTED VALUE LOCALIZATION
National phase entry is expected:
Publication Number
WO/2023/073649
Publication Date
04.05.2023
International Application No.
PCT/IB2022/060420
International Filing Date
28.10.2022
Title **
[English]
TECHNIQUES FOR OPTIMIZING NEURAL NETWORKS FOR MEMOIZATION USING SHIFTED VALUE LOCALIZATION
[French]
TECHNIQUES D'OPTIMISATION DE RÉSEAUX DE NEURONES ARTIFICIELS POUR LA MÉMOÏSATION À L'AIDE D'UNE LOCALISATION DE VALEUR DÉCALÉE
Applicants **
THINK SILICON RESEARCH AND TECHNOLOGY SINGLE MEMBER S.A.
Inventors
KERAMIDAS, Georgios
STAMOULIS, Iakovos
Priority Data
21386065.3
29.10.2021
EP
63/278,747
12.11.2021
US
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
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| Number of Office Actions | * |
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International Searching Authority |
EPO
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
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| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| Translation |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2463 | |
| EPO | Filing, Examination, Granting | 14419 | |
| Japan | Filing, Examination, Granting | 2543 | |
| South Korea | Filing, Examination, Granting | 2824 | |
| USA | Filing, Examination, Granting | 6140 |
Total:
28,389
The term for entry into the National Phase has expired. This quotation is for informational purposes only
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Abstract[English]
A system and method for improving parallel processing utilizes increased cache hits in a value cache utilizing memoization. The method includes receiving an input matrix for a parallel processing circuitry, the parallel processing configured to process the input matrix with a second matrix; selecting a portion of the input matrix, the portion having a plurality of values in binary representation; adjusting a first value of the plurality of values to a value which is a power of two; adjusting a second value of the plurality of values based on a third value of the plurality of values; generating a new input matrix based on the input matrix and the adjusted first value; and configuring the parallel processing circuitry to process the new input matrix with the second matrix.[French]
Un système et un procédé pour améliorer un traitement parallèle utilisent des réponses de cache augmentées dans une mémoire cache de valeurs en utilisant la mémoïsation. Le procédé comprend la réception d'une matrice d'entrée pour un circuit de traitement parallèle, le traitement parallèle étant configuré pour traiter la matrice d'entrée avec une seconde matrice ; la sélection d'une partie de la matrice d'entrée, la partie ayant une pluralité de valeurs en représentation binaire ; l'ajustement d'une première valeur de la pluralité de valeurs selon une valeur qui est une puissance de deux ; l'ajustement d'une deuxième valeur de la pluralité de valeurs sur la base d'une troisième valeur de la pluralité de valeurs ; la génération d'une nouvelle matrice d'entrée sur la base de la matrice d'entrée et de la première valeur ajustée ; et la configuration du circuit de traitement parallèle pour traiter la nouvelle matrice d'entrée avec la seconde matrice.