IP-Coster | WO2025247684 | VERFAHREN UND VORRICHTUNG ZUM ERMITTELN EINES FEHLERZUSTANDES EINES HALBLEITERMODULS

Country	Stages	Total
China	Filing, Examination, Granting	1874
EPO	Filing, Examination, Granting	8154
Japan	Filing, Examination, Granting	2017
South Korea	Filing, Examination, Granting	1733
USA	Filing, Examination, Granting	4740

Abstract[German] Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Ermitteln eines Fehlerzustandes eines Halbleitermoduls, wobei das Verfahren aufweist: Messen eines ersten Kapazitätswertes, welcher eine Kapazität (C1) zwischen einem Gate-Anschluss (10) und einem Source-Anschluss (20) des Halbleitermoduls repräsentiert, wobei der Gate-Anschluss (10) und der Source-Anschluss (20) jeweils von außen kontaktierbare Anschlüsse des Halbleitermoduls sind, welche innerhalb des Halbleitermoduls mit jeweiligen Gate-Kontakten (G1, G2, G3, G4) und Source-Kontakten (S1, S2, S3, S4) parallelgeschalteter Halbleiterschalter (T1, T2, T3, T4) verbunden sind, Messen eines zweiten Kapazitätswertes, welcher eine Kapazität (C2) zwischen dem Gate-Anschluss (10) und einem Drain-Anschluss (30) des Halbleitermoduls repräsentiert, wobei der Drain-Anschluss (30) ein von außen kontaktierbarer Anschluss des Halbleitermoduls ist, welcher innerhalb des Halbleitermoduls mit jeweiligen Drain-Kontakten (D1, D2, D3, D4) der Halbleiterschalter (T1, T2, T3, T4) verbunden ist, Ermitteln einer Anzahl fehlerbehafteter Halbleiterschalter (T1, T2, T3, T4) und/oder jeweiliger Fehlerursachen auf Basis eines Abgleichs des gemessenen ersten Kapazitätswerts und des gemessenen zweiten Kapazitätswerts mit Erwartungswerten, und Ausgeben einer Information repräsentierend die Anzahl fehlerbehafteter Halbleiterschalter (T1, T2, T3, T4) und/oder jeweilige Fehlerursachen innerhalb des Halbleitermoduls.[English] The present invention relates to a method and a device for determining an error state in a semiconductor module, the method comprising: measuring a first capacitance value which represents a capacitance (C1) between a gate terminal (10) and a source terminal (20) of the semiconductor module, wherein the gate terminal (10) and the source terminal (20) are in each case terminals of the semiconductor module which can be contacted from the outside and which are connected within the semiconductor module to respective gate contacts (G1, G2, G3, G4) and source contacts (S1, S2, S3, S4) of semiconductor switches (T1, T2, T3, T4) connected in parallel; measuring a second capacitance value which represents a capacitance (C2) between the gate terminal (10) and a drain terminal (30) of the semiconductor module, wherein the drain terminal (30) is a terminal of the semiconductor module which can be contacted from the outside and which is connected within the semiconductor module to respective drain contacts (D1, D2, D3, D4) of the semiconductor switches (T1, T2, T3, T4); determining a number of faulty semiconductor switches (T1, T2, T3, T4) and/or respective causes of faults based on a comparison of the measured first capacitance value and the measured second capacitance value with expected values; and outputting information representing the number of faulty semiconductor switches (T1, T2, T3, T4) and/or respective causes of faults within the semiconductor module.[French] La présente invention concerne un procédé et un dispositif de détermination d'un état d'erreur dans un module semi-conducteur, le procédé consistant : à mesurer une première valeur de capacité qui représente une capacité (C1) entre une borne de grille (10) et une borne de source (20) du module semi-conducteur, la borne de grille (10) et la borne de source (20) étant dans tous les cas des bornes du module semi-conducteur pouvant être mises en contact depuis l'extérieur et connectées à l'intérieur du module semi-conducteur à des contacts de grille respectifs (G1, G2, G3, G4) et des contacts de source (S1, S2, S3, S4) de commutateurs à semi-conducteurs (T1, T2, T3, T4) connectés en parallèle ; à mesurer une deuxième valeur de capacité qui représente une capacité (C2) entre la borne de grille (10) et une borne de drain (30) du module semi-conducteur, la borne de drain (30) étant une borne du module semi-conducteur pouvant être mise en contact depuis l'extérieur et connectée à l'intérieur du module semi-conducteur à des contacts de drain respectifs (D1, D2, D3, D4) des commutateurs à semi-conducteurs (T1, T2, T3, T4) ; à déterminer un nombre de commutateurs à semi-conducteurs défectueux (T1, T2, T3, T4) et/ou des causes respectives de défauts en fonction d'une comparaison de la première valeur de capacité mesurée et de la deuxième valeur de capacité mesurée avec des valeurs attendues ; et à émettre en sortie des informations représentant le nombre de commutateurs à semi-conducteurs défectueux (T1, T2, T3, T4) et/ou des causes respectives de défauts à l'intérieur du module semi-conducteur.

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Micro Entity, USA	*
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