IP-Coster | WO2026036904 | DELAY-LOCKED LOOP AND MEMORY

Country	Stages	Total
China	Filing, Examination, Granting	1776
EPO	Filing, Examination, Granting	12624
Japan	Filing, Examination, Granting	2243
South Korea	Filing, Examination, Granting	2237
USA	Filing, Examination, Granting	4740

Abstract[English] The present disclosure provides a delay-locked loop and a memory. The delay-locked loop comprises: a first adjustable delay line configured to delay a first clock signal on the basis of a control code, and output a first delayed clock signal; a second adjustable delay line configured to delay a second clock signal on the basis of the control code, and output a second delayed clock signal; a first clock distribution network configured to transmit the first delayed clock signal to an output port area of a memory; a second clock distribution network configured to transmit the second delayed clock signal to the output port area of the memory; and a multi-phase clock generation circuit electrically connected to the first clock distribution network, and configured to generate a first phase clock signal and a second phase clock signal. When the operating frequency of the memory is greater than or equal to a preset frequency, the second adjustable delay line and the second clock distribution network are disabled; and when the operating frequency of the memory is less than the preset frequency, the multi-phase clock generation circuit is disabled. The present disclosure is at least conducive to reducing power consumption of delay-locked loops and reducing clock jitter.[French] La présente divulgation concerne une boucle à verrouillage de retard et une mémoire. La boucle à verrouillage de retard comprend : une première ligne à retard réglable configurée pour retarder un premier signal d'horloge sur la base d'un code de commande, et délivrer en sortie un premier signal d'horloge retardé ; une deuxième ligne à retard réglable configurée pour retarder un deuxième signal d'horloge sur la base du code de commande, et délivrer en sortie un deuxième signal d'horloge retardé ; un premier réseau de distribution d'horloge configuré pour transmettre le premier signal d'horloge retardé à une zone de port de sortie d'une mémoire ; un deuxième réseau de distribution d'horloge configuré pour transmettre le deuxième signal d'horloge retardé à la zone de port de sortie de la mémoire ; et un circuit de génération d'horloge multiphase connecté électriquement au premier réseau de distribution d'horloge, et configuré pour générer un premier signal d'horloge de phase et un deuxième signal d'horloge de phase. Lorsque la fréquence de fonctionnement de la mémoire est supérieure ou égale à une fréquence prédéfinie, la deuxième ligne à retard réglable et le deuxième réseau de distribution d'horloge sont désactivés ; et lorsque la fréquence de fonctionnement de la mémoire est inférieure à la fréquence prédéfinie, le circuit de génération d'horloge multiphase est désactivé. La présente divulgation permet au moins de réduire la consommation d'énergie de boucles à verrouillage de retard et de réduire la gigue d'horloge.[Chinese] 本公开提供一种延迟锁相环和存储器。延迟锁相环包括：第一可调延迟线，基于控制码对第一时钟信号进行延迟，输出第一延迟时钟信号；第二可调延迟线，基于控制码对第二时钟信号进行延迟，输出第二延迟时钟信号；第一时钟分布网络，将第一延迟时钟信号传输至存储器的输出端口区域；第二时钟分布网络，将第二延迟时钟信号传输至存储器的输出端口区域；多相时钟产生电路，电连接第一时钟分布网络，产生第一相位时钟信号和第二相位时钟信号；当存储器的工作频率大于或等于预设频率时，第二可调延迟线和第二时钟分布网络不使能；当存储器的工作频率小于预设频率时，多相时钟产生电路不使能。本公开至少有利于降低延迟锁相环的功耗，减少时钟的抖动。

Total Number of Claims/PCT	*
Number of Independent Claims	*
Number of Priorities	*
Number of Multi-Dependent Claims	*
Number of Drawings	*
Pages for Publication	*
Number of Pages with Drawings	*
Pages of Specification	*
Sequence Listing	*
Number of Office Actions	*
International Search Report is established	*
International Searching Authority	CNIPA *
Recordal of a Change of the Applicant's Name/Address	Change of Applicant's Name and Address *
Type of Assignment	The Standard Agent's Assignment *
Applicant's Legal Status	Legal Entity *
Small Entity	*
Non-Commercial Organization	*
Micro Entity	*
Small Entity, USA	*
Micro Entity, USA	*
Entry into National Phase under	Chapter I *
Patent Delivery	Send the Letters Patent by Courier *
Translation

WO2026036904 - DELAY-LOCKED LOOP AND MEMORY

Quotation for National Phase entry

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