WO2026091566 - TEST CIRCUIT, TEST METHOD AND CHIP STACK STRUCTURE
National phase entry:
Publication Number
WO/2026/091566
Publication Date
07.05.2026
International Application No.
PCT/CN2025/102347
International Filing Date
20.06.2025
Title **
[English]
TEST CIRCUIT, TEST METHOD AND CHIP STACK STRUCTURE
[French]
CIRCUIT DE TEST, PROCÉDÉ DE TEST ET STRUCTURE D'EMPILEMENT DE PUCES
[Chinese]
测试电路、测试方法及芯片堆叠结构
Applicants **
CXMT CORPORATION
Inventors
CAO, Kanyu
ZHANG, Jiarui
Priority Data
202411533604.2
31.10.2024
CN
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
| Pages of Specification | * |
| * | |
| Number of Office Actions | * |
| * | |
International Searching Authority |
CNIPA
* |
| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
* |
| Type of Assignment |
The Standard Agent's Assignment
* |
| Applicant's Legal Status |
Legal Entity
* |
| * | |
| * | |
| * | |
| * | |
| * | |
| Entry into National Phase under |
Chapter I
* |
| Patent Delivery |
Send the Letters Patent by Courier
* |
| Translation |
|
* The data is based on automatic recognition. Please verify and amend if necessary.
** IP-Coster compiles data from publicly available sources. If this data includes your personal information, you can contact us to request its removal.
Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 1846 | |
| EPO | Filing, Examination, Granting | 12846 | |
| Japan | Filing, Examination, Granting | 2232 | |
| South Korea | Filing, Examination, Granting | 2245 | |
| USA | Filing, Examination, Granting | 4740 |
Total:
23,909
Contact Us
Abstract[English]
Provided in the present disclosure are a test circuit, a test method and a chip stack structure. The test circuit is applied to a logic chip, and comprises a first register module, which is electrically connected to a first path and a first through silicon via of the logic chip, wherein when a first test enable signal is at a first level, the first register module is configured as a linear feedback shift register, and receives a first test signal at a first speed by means of the first path; and when the first test enable signal is at a second level, the first register module is configured as an ordinary shift register, and serially outputs values in the first register module on the basis of a serial test protocol, so as to obtain a first test result signal. The present disclosure at least facilitates a speed test of a logic chip before stacking, thereby saving on test costs.[French]
La présente divulgation concerne un circuit de test, un procédé de test et une structure d'empilement de puces. Le circuit de test est appliqué à une puce logique, et comprend un premier module de registre, qui est connecté électriquement à un premier trajet et à un premier trou d'interconnexion traversant le silicium de la puce logique, lorsqu'un premier signal d'activation de test se trouve à un premier niveau, le premier module de registre étant configuré sous la forme d'un registre à décalage à rétroaction linéaire, et recevant un premier signal de test à une première vitesse au moyen du premier trajet ; et lorsque le premier signal d'activation de test se trouve à un second niveau, le premier module de registre étant configuré en tant que registre à décalage ordinaire, et produisant en sortie en série des valeurs dans le premier module de registre sur la base d'un protocole de test série, de façon à obtenir un premier signal de résultat de test. La présente divulgation facilite au moins un test de vitesse d'une puce logique avant empilement, ce qui permet d'économiser les coûts de test.[Chinese]
本公开提供一种测试电路、测试方法和芯片堆叠结构。测试电路，应用于逻辑芯片，包括：第一寄存器模块，与逻辑芯片的第一路径和第一硅通孔电连接，当第一测试使能信号为第一电平时，被配置为线性反馈移位寄存器，通过第一路径以第一速度接收第一测试信号；当第一测试使能信号为第二电平时，被配置为普通移位寄存器，根据串行测试协议，将第一寄存器模块中的数值串行输出，得到第一测试结果信号。本公开至少有利于在堆叠之前对逻辑芯片进行速度测试，节约测试成本。