IP-Coster | WO2026118379 | INTERNAL ERROR CHECKING CIRCUIT AND MEMORY

Country	Stages	Total
China	Filing, Examination, Granting	1756
EPO	Filing, Examination, Granting	12137
Japan	Filing, Examination, Granting	2201
South Korea	Filing, Examination, Granting	2180
USA	Filing, Examination, Granting	4740

Abstract[English] An internal error checking circuit, comprising a clock generation circuit, an internal command generation circuit, an address generation circuit, a control logic circuit, and an error correction circuit, wherein the clock generation circuit generates and outputs a self-refresh clock signal in response to a self-refresh enable signal; the internal command generation circuit counts the self-refresh clock signal when an error checking enable signal indicates that an internal error checking function is enabled, and generates and outputs an internal error checking command signal when the count value of the self-refresh clock signal is a first preset value; the address generation circuit counts the internal error checking command signal to generate and output an internal error checking address; the control logic circuit controls, in response to the internal error checking command signal, the error correction circuit to sequentially perform an internal read-modify-write operation on target memory cells corresponding to the internal error checking address in a plurality of memory arrays.[French] L'invention concerne un circuit de vérification d'erreur interne, comprenant un circuit de génération d'horloge, un circuit de génération de commande interne, un circuit de génération d'adresse, un circuit logique de commande, et un circuit de correction d'erreur, le circuit de génération d'horloge générant et délivrant en sortie un signal d'horloge d'auto-rafraîchissement en réponse à un signal d'activation d'auto-rafraîchissement ; le circuit de génération de commande interne compte le signal d'horloge d'auto-rafraîchissement lorsqu'un signal d'activation de vérification d'erreur indique qu'une fonction de vérification d'erreur interne est activée, et génère et délivre en sortie un signal de commande de vérification d'erreur interne lorsque la valeur de comptage du signal d'horloge d'auto-rafraîchissement constitue une première valeur prédéfinie ; le circuit de génération d'adresse compte le signal de commande de vérification d'erreur interne afin de générer et de délivrer en sortie une adresse de vérification d'erreur interne ; le circuit logique de commande commande, en réponse au signal de commande de vérification d'erreur interne, le circuit de correction d'erreur pour réaliser séquentiellement une opération de lecture-modification-écriture interne sur des cellules de mémoire cibles correspondant à l'adresse de vérification d'erreur interne dans une pluralité de matrices de mémoire.[Chinese] 一种内部错误检查电路包括时钟生成电路、内部命令生成电路、地址生成电路、控制逻辑电路和纠错电路；时钟生成电路，响应于自刷新使能信号生成并输出自刷新时钟信号；内部命令生成电路，在错误检查使能信号指示内部错误检查功能开启时对自刷新时钟信号进行计数，并在自刷新时钟信号的计数值为第一预设值时生成并输出一个内部错误检查命令信号；地址生成电路，对内部错误检查命令信号进行计数以生成并输出内部错误检查地址；控制逻辑电路，响应于内部错误检查命令信号，控制纠错电路依次对多个存储阵列中内部错误检查地址对应的目标存储单元执行一次内部读-修改-写操作。

Total Number of Claims/PCT	*
Number of Independent Claims	*
Number of Priorities	*
Number of Multi-Dependent Claims	*
Number of Drawings	*
Pages for Publication	*
Number of Pages with Drawings	*
Pages of Specification	*
Sequence Listing	*
Number of Office Actions	*
International Search Report is established	*
International Searching Authority	CNIPA *
Recordal of a Change of the Applicant's Name/Address	Change of Applicant's Name and Address *
Type of Assignment	The Standard Agent's Assignment *
Applicant's Legal Status	Legal Entity *
Small Entity	*
Non-Commercial Organization	*
Micro Entity	*
Small Entity, USA	*
Micro Entity, USA	*
Entry into National Phase under	Chapter I *
Patent Delivery	Send the Letters Patent by Courier *
Translation

WO2026118379 - INTERNAL ERROR CHECKING CIRCUIT AND MEMORY

Quotation for National Phase entry

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