IP-Coster | WO2026108030 | METHOD FOR PREPARING SEMICONDUCTOR STRUCTURE, AND SEMICONDUCTOR STRUCTURE

Country	Stages	Total
China	Filing, Examination, Granting	1719
EPO	Filing, Examination, Granting	11629
Japan	Filing, Examination, Granting	2171
South Korea	Filing, Examination, Granting	2122
USA	Filing, Examination, Granting	4740

Abstract[English] A method for preparing a semiconductor structure, and a semiconductor structure. The method comprises: providing a substrate and bit line structures, wherein there is a first opening between adjacent bit line structures; a first initial material layer covering the sidewalls and top of each bit line structure; using a first etching process to form a first material layer, wherein the thickness of the first material layer gradually increases at a first rate from the top of each bit line structure to a first position, and gradually increases at a second rate from the first position to the bottom of the first material layer, the first rate being greater than the second rate; a second material layer covering the first material layer; filling the remaining part of the first opening with a first initial dielectric layer; removing part of the first initial dielectric layer, so as to form a second opening, and using the remaining part of the first initial dielectric layer as a first dielectric layer; filling the second opening with a second dielectric layer; removing the first dielectric layer, so as to form a third opening; and using a second etching process to perform etching taking the third opening as a mask, so as remove the first material layer and the second material layer above the first position, and forming a node contact hole.[French] L'invention concerne un procédé de préparation d'une structure semi-conductrice et une structure semi-conductrice. Le procédé consiste à : fournir un substrat et des structures de lignes de bits, une première ouverture étant présente entre des structures de lignes de bits adjacentes ; une première couche de matériau initiale recouvrant les parois latérales et le sommet de chaque structure de ligne de bits ; utiliser un premier processus de gravure pour former une première couche de matériau, l'épaisseur de la première couche de matériau augmentant progressivement à un premier taux depuis le sommet de chaque structure de ligne de bits jusqu'à une première position, et augmentant progressivement à un second taux depuis la première position jusqu'au fond de la première couche de matériau, le premier taux étant supérieur au second taux ; une seconde couche de matériau recouvrant la première couche de matériau ; remplir la partie restante de la première ouverture avec une première couche diélectrique initiale ; retirer une partie de la première couche diélectrique initiale, de manière à former une deuxième ouverture, et utiliser la partie restante de la première couche diélectrique initiale en tant que première couche diélectrique ; remplir la deuxième ouverture avec une seconde couche diélectrique ; retirer la première couche diélectrique, de manière à former une troisième ouverture ; et utiliser un second processus de gravure pour effectuer une gravure prenant la troisième ouverture en tant que masque, de façon à retirer la première couche de matériau et la seconde couche de matériau au-dessus de la première position, et à former un trou de contact de nœud.[Chinese] 一种半导体结构的制备方法及半导体结构，方法包括基底和位线结构，相邻位线结构有第一开口；第一初始材料层覆盖在位线结构侧壁和顶部；采用第一刻蚀工艺以形成第一材料层，第一材料层的厚度以第一速率由位线结构的顶部至第一位置逐渐增大，以第二速率由第一位置至第一材料层的底部逐渐增大；第一速率大于第二速率；第二材料层覆盖第一材料层；第一初始介质层填满剩余的第一开口；去除部分第一初始介质层以形成第二开口，剩余的第一初始介质层作为第一介质层；第二介质层填满第二开口；去除第一介质层形成第三开口，采用第二刻蚀工艺以第三开口为掩膜进行刻蚀，去除第一位置以上的第一材料层和第二材料层，并形成节点接触孔。

Total Number of Claims/PCT	*
Number of Independent Claims	*
Number of Priorities	*
Number of Multi-Dependent Claims	*
Number of Drawings	*
Pages for Publication	*
Number of Pages with Drawings	*
Pages of Specification	*
Sequence Listing	*
Number of Office Actions	*
International Search Report is established	*
International Searching Authority	CNIPA *
Recordal of a Change of the Applicant's Name/Address	Change of Applicant's Name and Address *
Type of Assignment	The Standard Agent's Assignment *
Applicant's Legal Status	Legal Entity *
Small Entity	*
Non-Commercial Organization	*
Micro Entity	*
Small Entity, USA	*
Micro Entity, USA	*
Entry into National Phase under	Chapter I *
Patent Delivery	Send the Letters Patent by Courier *
Translation

WO2026108030 - METHOD FOR PREPARING SEMICONDUCTOR STRUCTURE, AND SEMICONDUCTOR STRUCTURE

Quotation for National Phase entry

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