IP-Coster | WO2025139323

Country	Stages	Total
China	Filing, Examination, Granting	1689
EPO	Filing, Examination, Granting	11606
Japan	Filing, Examination, Granting	2080
South Korea	Filing, Examination, Granting	1952
USA	Filing, Examination, Granting	4740

Abstract[English] Provided in the present application is a memory. The memory comprises a memory array chip and a logic circuit chip, which are bonded together. Each memory array tile corresponds to at least one row decoder, one secondary decoder and at least one sub-wordline driver, each row decoder provides a first number of main word lines, the secondary decoder provides a second number of secondary word lines, and the product of the total number of main decoding signals of all row decoders corresponding to a single memory array tile and the second number is the same as the number of word lines of a single memory array tile; the sub-wordline driver is used for driving word lines of a corresponding memory array tile on the basis of main decoding signals and secondary decoding signals, and the total number of driving ports of all sub-wordline drivers corresponding to a single memory array tile is the same as the number of word lines of the memory array tile; and the row decoder, the secondary decoder and the sub-wordline driver are all arranged in the logic circuit chip. The apparatus of the present application can reduce the delay from a row decoder to a sub-wordline driver, optimize timing and sensing slacks of a memory, and reduce the wiring difficulty of main word lines.[French] La présente demande concerne une mémoire. La mémoire comprend une puce de matrice de mémoire et une puce de circuit logique, qui sont liées ensemble. Chaque pavé de matrice de mémoire correspond à au moins un décodeur de rangée, à un décodeur secondaire et à au moins un pilote de sous-ligne de mots, chaque décodeur de rangée fournit un premier nombre de lignes de mots principales, le décodeur secondaire fournit un second nombre de lignes de mots secondaires, et le produit du nombre total de signaux de décodage principaux de tous les décodeurs de rangée correspondant à un pavé de matrice de mémoire unique et le second nombre est identique au nombre de lignes de mots d'un pavé de matrice de mémoire unique ; le pilote de ligne de sous-mots est utilisé pour piloter des lignes de mots d'un pavé de matrice de mémoire correspondant sur la base de signaux de décodage principaux et de signaux de décodage secondaires, et le nombre total de ports pilotes de tous les pilotes de sous-ligne de mots correspondant à un pavé de matrice de mémoire unique est identique au nombre de lignes de mots du pavé de matrice de mémoire ; et le décodeur de rangée, le décodeur secondaire et le pilote de sous-ligne de mots sont tous agencés dans la puce de circuit logique. L'appareil de la présente demande peut réduire le retard entre un décodeur de rangée et un pilote de sous-ligne de mots, optimiser les marges de temporisation et de détection d'une mémoire, et réduire la difficulté de câblage des lignes de mots principales.[Chinese] 本申请提供一种存储器，存储器包括：键合的存储阵列芯片与逻辑电路芯片；每个存储块对应至少一个行译码器与一个次译码器与至少一个字线驱动器，每个行译码器提供第一数量条主译码信号线，次译码器提供第二数量条次译码信号线，单个存储块对应的所有行译码器的主译码信号数量总和与第二数量的乘积与单个存储块的字线数量相同；字线驱动器用于根据主译码信号和次译码信号驱动对应的存储块的字线，单个存储块对应的所有字线驱动器的驱动端口数量总和与该存储块的字线数量相同；行译码器、次译码器与字线驱动器均布设于逻辑电路芯片。本申请的装置可降低行译码器到字线驱动器之间的延迟，优化存储器的时序和感测裕量，降低主译码信号线的布线难度。

Total Number of Claims/PCT	*
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Number of Priorities	*
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Number of Pages with Drawings	*
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International Search Report is established	*
International Searching Authority	CNIPA *
Recordal of a Change of the Applicant's Name/Address	Change of Applicant's Name and Address *
Type of Assignment	The Standard Agent's Assignment *
Applicant's Legal Status	Legal Entity *
Small Entity	*
Non-Commercial Organization	*
Micro Entity	*
Small Entity, USA	*
Micro Entity, USA	*
Entry into National Phase under	Chapter I *
Patent Delivery	Send the Letters Patent by Courier *
Translation

WO2025139323 - MEMORY

Quotation for National Phase entry

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