IP-Coster | WO2025251494 | TEST CIRCUIT, AND TEST METHOD FOR STACKED DIE STRUCTURE

Country	Stages	Total
China	Filing, Examination, Granting	2331
EPO	Filing, Examination, Granting	19234
Japan	Filing, Examination, Granting	2575
South Korea	Filing, Examination, Granting	2975
USA	Filing, Examination, Granting	6340

Abstract[English] A test circuit, and a test method for a stacked die structure. The test circuit (100) comprises: a plurality of conductive paths (10), a test control circuit (11), a power source control circuit (12) and a defect detection circuit (13), wherein the test control circuit (11) is configured to sequentially receive, in response to a test clock signal, test control signals that are serially input, and generate and output a plurality of test enable signals corresponding to the plurality of conductive paths (10) on a one-to-one basis; the power source control circuit (12) is configured to control, when a test enable signal is in an active state, a corresponding conductive path (10) to sequentially execute charging and discharging operations as a target conductive path; and the defect detection circuit (13) is configured to detect a level change of each conductive path (10), so as to generate a plurality of detection identification signals, generate, on the basis of a result of comparison between each detection identification signal and a corresponding test enable signal, a plurality of detection results corresponding to the plurality of conductive paths (10) on a one-to-one basis, and output same. The test circuit and the test method can effectively cover the detection of all types of defects, thereby improving the accuracy and comprehensiveness of defect detection.[French] L'invention concerne un circuit et un procédé de test pour une structure de puce empilée. Le circuit de test (100) comprend : une pluralité de chemins conducteurs (10), un circuit de commande de test (11), un circuit de commande de source d'alimentation (12) et un circuit de détection de défauts (13), le circuit de commande de test (11) étant configuré pour recevoir séquentiellement, en réponse à un signal d'horloge de test, des signaux de commande de test entrés en série, et pour générer et délivrer en sortie une pluralité de signaux de validation de test correspondant à la pluralité de chemins conducteurs (10) sur une base individuelle ; le circuit de commande de source d'alimentation (12) est configuré pour commander, lorsqu'un signal d'activation de test se trouve dans un état actif, un chemin conducteur correspondant (10) afin d'exécuter séquentiellement des opérations de charge et de décharge en tant que chemin conducteur cible ; et le circuit de détection de défaut (13) est configuré pour détecter un changement de niveau de chaque chemin conducteur (10), de façon à générer une pluralité de signaux d'identification de détection, à générer, sur la base d'un résultat de comparaison entre chaque signal d'identification de détection et un signal d'activation de test correspondant, une pluralité de résultats de détection correspondant à la pluralité de chemins conducteurs (10) sur une base individuelle, et à les transmettre. Le circuit et le procédé de test permettent de couvrir efficacement la détection de tous les types de défauts, ce qui permet d'améliorer la précision et l'exhaustivité de la détection des défauts.[Chinese] 一种测试电路和堆叠芯片结构的测试方法，测试电路（100）包括：多条导电通路（10）、测试控制电路（11）、电源控制电路（12）和缺陷检测电路（13）；测试控制电路（11）配置为，响应于测试时钟信号依次接收串行输入的测试控制信号生成并输出与多条导电通路（10）一一对应的多个测试使能信号；电源控制电路（12）配置为，在测试使能信号处于有效状态时，控制对应的导电通路（10）作为目标导电通路依次执行充电和放电操作；缺陷检测电路（13）配置为，对每条导电通路（10）的电平变化分别进行检测以生成多个检测标识信号，并根据每个检测标识信号和对应的测试使能信号的比较结果生成并输出与多条导电通路（10）一一对应的多个检测结果。本测试电路和测试方法可以有效覆盖所有类型缺陷的检测，提高缺陷检测的准确性和全面性。

Total Number of Claims/PCT	*
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Number of Priorities	*
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Number of Pages with Drawings	*
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Type of Assignment	The Standard Agent's Assignment *
Applicant's Legal Status	Legal Entity *
Small Entity	*
Non-Commercial Organization	*
Micro Entity	*
Small Entity, USA	*
Micro Entity, USA	*
Entry into National Phase under	Chapter I *
Patent Delivery	Send the Letters Patent by Courier *
Translation

WO2025251494 - TEST CIRCUIT, AND TEST METHOD FOR STACKED DIE STRUCTURE

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