WO2025218129 - SEMICONDUCTOR STRUCTURE AND PREPARATION METHOD THEREFOR
National phase entry:
Publication Number
WO/2025/218129
Publication Date
23.10.2025
International Application No.
PCT/CN2024/125016
International Filing Date
15.10.2024
Title **
[English]
SEMICONDUCTOR STRUCTURE AND PREPARATION METHOD THEREFOR
[French]
STRUCTURE SEMI-CONDUCTRICE ET PROCÉDÉ DE PRÉPARATION ASSOCIÉ
[Chinese]
半导体结构及其制备方法
Applicants **
CXMT CORPORATION
Inventors
JANG, Semyeong
JUNG, Bochul
CHEN, Muyu
MOON, Joonsuk
CHO, Young Chan
Priority Data
202410452734.7
15.04.2024
CN
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
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International Searching Authority |
CNIPA
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
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| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| Translation |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 1721 | |
| EPO | Filing, Examination, Granting | 11653 | |
| Japan | Filing, Examination, Granting | 2176 | |
| South Korea | Filing, Examination, Granting | 2115 | |
| USA | Filing, Examination, Granting | 4740 |
Total:
22,405
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Abstract[English]
A semiconductor structure and a preparation method therefor. The semiconductor structure comprises: bit lines, wherein the bit lines extend in a first direction and are spaced apart from each other in a second direction, and the first direction intersects with the second direction; shielding lines, respectively located between every two adjacent bit lines and extending in the first direction, wherein the shielding lines and the bit lines are alternately arranged in the second direction; active pillars, located on the bit lines and arranged in an array in the first direction and the second direction; and bit line contact structures, wherein each bit line contact structure is located between the corresponding bit line and the corresponding active pillar, and is connected to the bit line and the active pillar, and the width of the bit line contact structure in the second direction is less than the width of the bit line and the width of the active pillar in the second direction.[French]
L'invention concerne une structure semi-conductrice et un procédé de préparation associé. La structure semi-conductrice comprend : des lignes de bits, les lignes de bits s'étendant dans une première direction et étant espacées les unes des autres dans une seconde direction, et la première direction croisant la seconde direction ; des lignes de blindage, respectivement situées entre chaque paire de lignes de bits adjacentes et s'étendant dans la première direction, les lignes de blindage et les lignes de bits étant disposées en alternance dans la seconde direction ; des piliers actifs, situés sur les lignes de bits et agencés en un réseau dans la première direction et la seconde direction ; et des structures de contact de ligne de bits, chaque structure de contact de ligne de bits étant située entre la ligne de bits correspondante et le pilier actif correspondant, et étant connectée à la ligne de bits et au pilier actif, et la largeur de la structure de contact de ligne de bits dans la seconde direction étant inférieure à la largeur de la ligne de bits et à la largeur du pilier actif dans la seconde direction.[Chinese]
一种半导体结构及其制备方法，该半导体结构包括位线，位线，在第一方向上延伸，在第二方向上间隔排列，第一方向与第二方向相交；屏蔽线，位于相邻两条位线之间，并且在第一方向上延伸，在第二方向上与位线交替排列；有源柱，有源柱位于位线上，在第一方向和第二方向上呈阵列排布；位线接触结构，位于位线和有源柱之间并连接位线和有源柱，位线接触结构在第二方向的宽度小于位线和有源柱在第二方向上的宽度。