WO2025091202 - SCAN CIRCUIT AND DISPLAY APPARATUS
National phase entry is expected:
Publication Number
WO/2025/091202
Publication Date
08.05.2025
International Application No.
PCT/CN2023/128199
International Filing Date
31.10.2023
Title **
[English]
SCAN CIRCUIT AND DISPLAY APPARATUS
[French]
CIRCUIT DE BALAYAGE ET APPAREIL D'AFFICHAGE
Applicants **
BOE TECHNOLOGY GROUP CO., LTD.
CHENGDU BOE OPTOELECTRONICS TECHNOLOGY CO., LTD.
Inventors
BAI, Lu
DAI, Junxiu
WEN, Weishu
HE, Lei
ZHANG, Daiying
ZHAO, Guowei
ZHANG, Bo
QU, Yi
ZHOU, Yang
QING, Haigang
Application details
| Total Number of Claims/PCT | * |
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| Number of Drawings | * |
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International Searching Authority |
CNIPA
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
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| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| Translation |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2776 | |
| EPO | Filing, Examination, Granting | 18704 | |
| Japan | Filing, Examination, Granting | 2389 | |
| South Korea | Filing, Examination, Granting | 2389 | |
| USA | Filing, Examination, Granting | 5840 |
Total:
32,098
The term for entry into the National Phase has expired. This quotation is for informational purposes only
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Abstract[English]
A scan circuit includes a first clock signal line (CKL); a second clock signal line (CBL); and in a region including multiple scan units and one or more dummy scan units (DSU), a first scan unit(SU1), a first dummy scan unit (DSU1), and a second scan unit (SU2) sequentially arranged. A respective scan unit includes a first pad(PAD1) and a second pad (PAD2). The first pad (PAD1) includes a gate electrode (G7) of a seventh transisto r(T7). The second pad (PAD2) includes a gate electrode (G1) of a first transistor (T1) and a gate electrode (G3) of a third transistor (T3). A first dummy scan unit (DSU1) includes a first dummy extension (DE1). The first dummy extension (DE1) is connected to the second pad (PAD2) in the second scan unit (SU2), configured to transmit one of a first clock signal (CK) or a second clock signal (CB) to the gate electrode (G1) of the first transistor (T1) and the gate electrode (G3) of the third transistor (T3) in the second scan unit (SU2).[French]
Un circuit de balayage comprend une première ligne de signal d'horloge (CKL); une deuxième ligne de signal d'horloge (CBL); et dans une région comprenant de multiples unités de balayage et une ou plusieurs unités de balayage factices (DSU), une première unité de balayage (SU1), une première unité de balayage factice (DSU1) et une deuxième unité de balayage (SU2) qui sont successivement disposées. Une unité de balayage respective comprend un premier plot (PAD1) et un deuxième plot (PAD2). Le premier plot (PAD1) comprend une électrode de grille (G7) d'un septième transistor (T7). Le deuxième plot (PAD2) comprend une électrode de grille (G1) d'un premier transistor (T1) et une électrode de grille (G3) d'un troisième transistor (T3). Une première unité de balayage factice (DSU1) comprend une première extension factice (DE1). La première extension factice (DE1) est connectée au deuxième plot (PAD2) dans la deuxième unité de balayage (SU2), et elle est conçue pour transmettre un premier signal d'horloge (CK) ou un deuxième signal d'horloge (CB) à l'électrode de grille (G1) du premier transistor (T1) et à l'électrode de grille (G3) du troisième transistor (T3) dans la deuxième unité de balayage (SU2).