WO2023245464 - ARRAY SUBSTRATE AND DISPLAY APPARATUS
National phase entry:
Publication Number
WO/2023/245464
Publication Date
28.12.2023
International Application No.
PCT/CN2022/100270
International Filing Date
22.06.2022
Title **
[English]
ARRAY SUBSTRATE AND DISPLAY APPARATUS
[French]
SUBSTRAT MATRICIEL ET APPAREIL D'AFFICHAGE
Applicants **
BOE TECHNOLOGY GROUP CO., LTD.
CHENGDU BOE OPTOELECTRONICS TECHNOLOGY CO., LTD.
Inventors
ZHANG, Tiaomei
QING, Haigang
SONG, Gukhwan
YU, Ziyang
XIAO, Yunsheng
GU, Quanyong
WANG, Mengqi
LI, Zhengkun
LI, De
YI, Hong
CHEN, Wenbo
YANG, Zhongliu
WANG, Shilong
ZHAO, Pan
Application details
| Total Number of Claims/PCT | * |
| Number of Independent Claims | * |
| Number of Priorities | * |
| Number of Multi-Dependent Claims | * |
| Number of Drawings | * |
| Pages for Publication | * |
| Number of Pages with Drawings | * |
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| Number of Office Actions | * |
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International Searching Authority |
CNIPA
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| Recordal of a Change of the Applicant's Name/Address |
Change of Applicant's Name and Address
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| Type of Assignment |
The Standard Agent's Assignment
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| Applicant's Legal Status |
Legal Entity
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| Entry into National Phase under |
Chapter I
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| Patent Delivery |
Send the Letters Patent by Courier
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| Translation |
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Quotation for National Phase entry
| Country | Stages | Total | |
|---|---|---|---|
| China | Filing, Examination, Granting | 2229 | |
| EPO | Filing, Examination, Granting | 15794 | |
| Japan | Filing, Examination, Granting | 2327 | |
| South Korea | Filing, Examination, Granting | 2340 | |
| USA | Filing, Examination, Granting | 4740 |
Total:
27,430
The term for entry into the National Phase has expired. This quotation is for informational purposes only
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Abstract[English]
An array substrate is provided. The array substrate includes a plurality of first reset signal lines configured to provide a plurality of first reset signals, a plurality of second reset signal lines configured to provide a plurality of second reset signals, a plurality of third reset signal lines, and a plurality of first connecting lines. A respective first reset signal line is connected to a row of first connecting lines, which in turn are connected to source electrodes of first reset transistors in a row of subpixels, respectively. The plurality of second reset signal lines and the plurality of third reset signal lines form an interconnected reset signal supply network. A respective second reset signal line is connected to one or more of the plurality of third reset signal lines. A respective third reset signal line is connected to one or more of the plurality of second reset signal lines.[French]
La présente invention concerne un substrat matriciel. Le substrat matriciel comprend une pluralité de premières lignes de signal de réinitialisation conçues pour fournir une pluralité de premiers signaux de réinitialisation, une pluralité de deuxièmes lignes de signal de réinitialisation conçues pour fournir une pluralité de deuxièmes signaux de réinitialisation, une pluralité de troisièmes lignes de signal de réinitialisation et une pluralité de premières lignes de connexion. Une première ligne de signal de réinitialisation respective est connectée à une rangée de premières lignes de connexion, qui à leur tour sont connectées à des électrodes source de premiers transistors de réinitialisation dans une rangée de sous-pixels, respectivement. La pluralité de deuxièmes lignes de signal de réinitialisation et la pluralité de troisièmes lignes de signal de réinitialisation forment un réseau d'alimentation de signal de réinitialisation interconnecté. Une deuxième ligne de signal de réinitialisation respective est connectée à une ou à plusieurs lignes de la pluralité de troisièmes lignes de signal de réinitialisation. Une troisième ligne de signal de réinitialisation respective est connectée à une ou plusieurs lignes de la pluralité de deuxièmes lignes de signal de réinitialisation.